Altium Designer与Cadence软件的PCB实现相互转换

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6 i1 g& G3 E6 S* z4 S4 u将cadence allegro的brd文件导入AD中有2种方法：
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1。直接转换。AD summer 08 or winter 09已提供之间import的功能了。
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具体操作见altium公司主页的Allegro importer流程：http://www.altium.com/products/altium-designer/features/summer08.cfm#
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PS:AD summer 08以下版本不支持导入allegro的brd文件，但是支持导入orcad layout的max文件；但同为cadence的产品，不能导入allegro layout的brd文件。
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2。对于低版本的中Altium Designer，Allegro PCB（brd文件）需要通过其他一些途径实现，以Altium Designer 6.6为例介绍将Allegro的brd板子导入AD中。
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5 R$ y9 O5 W. H0 z5 X! T; G基本思想是用CAM文件，具体步骤：
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1、从Allegro PCB Editor中导出Gerber文件和IPC网表文件（不要IPC网表也可以，不过那样导入的PCB网络名是AD随机命名的）。也可以导出ODB++文件（可能还是需要IPC网表），我觉得这个比Gerber方便。Allegro需要安装第三方软件才能输出ODB++，这个在导出时会提示下载的（软件是free的）。

1 Y2 V1 O5 N! k: D  p8 @2、在AD中新建一个CAM文件。
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: R, ^) H/ v5 k+ J+ }" i+ o% P3、通过AD的File/Import导入Allegro输出的Gerber/ODB++，（可选）通过File/Import/Net List导入IPC网表。

7 B& s+ I; B9 {9 d, W. n4、使用Tool/Netlist/Extract提取导入的Gerber/ODB++的网络（将相连的Track视为同一网络，网络名随机生成）。

5、（可选）通过File Import/NetList导入IPC网表。如果3中已导入，忽略本步。
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6、通过Tool/NetList/Campare将Extrat的网表和IPC网表进行比较，从而将网络（大部分）命名为Allegro中原来的网络名。

7、通过File/Export/Export to PCB，将CAM文件导出到PCB。至此基本完成了导入功能，但是所有的元件已经分解成了Pad，overlay上的Designator也已经不再是Text型。
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& s1 c. I, k/ H! e, ]8 c( T8、元件的“恢复”：选中一个元件的所有primitive，将其作为一个Union，然后使用准备好的封装进行替换。这个可能比较费时了:-)其实也可以不准备封装，直接选中一个元件的所有primitive，复制到PCB library的新建空元件中，就制成了一个和原来一样的封装了。

% B4 K+ R# X5 |& H9、也可以这样恢复元件：建一个不包括任务元素的PCB封装，放置到要恢复的元件附近，然后将元件的primitive加入到这个元件中（右键菜单中找）。

总结：通过1-7步可以完成在Altium Designer中打开Allegro的brd文件，也可以用来提取Allegro的封装，通过手动元件恢复，可以重建原brd文件。
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6 h" F& `$ _) T( R. gP.S.：也可以通过从Gerber和ODB++等CAM文件中Reverse Engine出PCB来，但是需要自己重新命名AD中对应的封装或重新导入封装。

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如何快速积累PCB设计经验？

1.学习SI,PI,EMC设计的基本原理

# Q  K0 B2 w( C% a2.向高手学，而不是老手学。高手和老手不是一个概念，高手通常是有扎实的基础理论，在实践中总结出适合自己的经验。而老手只不过是理论的验证者，重复工作的经验之家。

3.仔细分析学到的经验做法，对错与否，经验的设计适用范围等。
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4.设计中仿真得到一个预期的性能目标。仿真不能解决一切问题，但是仿真可以帮助我们快速积累正确的经验，缩短开发周期。
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! g3 F" r  I* q; d' g% Y4 l; D6 S- I5.后期测试，对比仿真结果，哪些问题或者设计目标达到了预期的结果，哪些没达到预期的结果。为什么？涉及到的其他缺陷没考虑到，分析深层次的原因，及时总结记录。
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) d7 N0 g& |  G" F8 n6.下一次设计把积累的经验用上，重复这一过程，再测试，验证以前的问题是否解决，还有什么没解决的足够好，为什么？分析再积累，做到每板均有提高！


硬件设计流程
5 `' i, M" c$ \8 d9 ?6 x1 P
原理图逻辑功能设计，生成netlist
% N4 G) Z9 b/ u
( d4 w7 R9 v$ P7 T& `7 v% Y          ↓

4 z0 a. u; N; ~7 IPCB板数据库准备板框，层叠，电源及地布局

          ↓
3 w3 ?! E& f& Q. B9 d+ D
. E: f! e. g. \, d. ]6 [9 F2 gcheck DRC,导入netlist
% N, f' H6 [7 U  d
          ↓
9 M  e; n+ j' ^# h) n$ T! ~
关键器件预布局

          ↓
% h$ X9 x- S' {; i1 H
布线前仿真，解空间分析，约束设计，SI，PI仿真，设计调整
. I# |2 h9 f  ]. q' h
         ↓

  w- y% I* O+ ^' r7 f  u约束驱动空间布局，手工布局

         ↓
0 p  S* m! @: U0 t5 h- h4 h( r
约束驱动布线，自动布线，手工拉线，可能需要调整层叠设计

        ↓
$ n4 Z- L* {! p! l/ G& U
9 E" P1 f6 ^& A! n, D布线后仿真

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$ s9 e+ ?& Y" w' y. V: S; h) d0 D
修改设计，布线后验证

        ↓
5 r# r$ K7 A$ R* J
设计输出，PCB板加工
4 F1 K; B2 j0 c% f8 B
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6 R  k, z& b2 g8 _4 ]2 R1 l
焊接，PCB功能调试，电磁及产品性能测试

( m+ f2 Z% F7 \+ ?6 [, C& T思考：

0 Z* N. s4 z7 s1）是否每个芯片电源管脚周围加0.1uf电容去耦？

# m, o* ?  L/ f" k" p. t" w1 f( b低速电路适用（保证电源完整性）
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PS：电容去耦的原理？去耦电容的值多大，什么类型的电容合适？放几个合适？

高速电路则需慎重考虑：或者由于信号上升快，去耦电容设计不对，容易引起系统不稳定（重启或死机）
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" d+ u5 S8 s. {5 u0 |2）33欧电阻端接方法

涉及到信号的完整性，这里需要考虑电路本身是否存在信号反射，噪声（反射量）多大？

* ?7 W' u7 y5 y' z/ ?, _33欧电阻只是端接电阻的典型参考设计值，其大小与阻抗（线宽，板层叠结构，板材即介电常数）有关。所以端接电阻可能是22欧或者47欧。另外还要考虑端接电阻摆放的位置是中间段，起始端还是末端。

Aubrey

顶！

wzwang2000

好贴，支持楼主。

fxxxysh

貌似很麻烦