FPGA Verilog HDL有什么奇技淫巧？

FPGA技术江湖

今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（九），以后还会多推出本系列，话不多说，上货。

3 l; k1 X+ r9 X8 [. \7 R

FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群，一起交流学习，共同进步。

# L/ D# X* Q$ F

欢迎加入FPGA技术微信交流群14群!

2 Q# `6 H  z# d/ }6 d! ?  L

. m' p. @, U7 D" i+ m7 F

交流问题（一）

2 q6 t+ I. m4 R& Q0 _

1 w1 h+ \& y! I( _

6 S$ K* Z9 e7 B) W

Q：Verilog 有什么奇技淫巧？

A：在 Verilog 中，以下这些技巧或许可以被视为“奇技淫巧”，但需要注意的是，在实际应用中应遵循良好的代码规范和设计原则：

1. 利用 generate 语句生成重复的模块或逻辑：可以根据条件动态地生成电路结构，提高代码的灵活性和可复用性。

& p* i4 t$ r4 E+ V5 a3 h. y2 s

2. 位拼接和位选择操作：例如 {a, b[7:0], c} 用于拼接不同位宽的信号， b[7:4] 用于选择信号的部分位。

+ r6 c5 f) C: i, R) k2 I) I

3. 使用 parameter 定义常量：方便修改参数，增强代码的可维护性。

  `- A$ j3 a8 h$ K

4. 状态机的编码方式优化：如采用独热码（One-Hot）编码或格雷码（Gray Code）编码，根据具体情况提高状态机的性能。

5. 利用 ifdef 、 ifndef 等条件编译指令：针对不同的编译条件选择不同的代码段，方便进行代码的调试和不同配置的实现。

6. 利用 always_ff 、 always_latch 等新的语法特性：在特定的场景下更清晰地表达电路的行为。

2 K3 T2 P* E! U5 _0 D/ m8 F/ k

7. 利用系统任务和函数：如 $display 用于打印调试信息， $random 生成随机数等。

等等……

不过，虽然这些技巧在某些情况下能带来便利，但过度使用可能会导致代码可读性降低和维护困难，应谨慎使用。

交流问题（二）

0 A7 X- q8 n. L" m: }3 `+ o

7 |3 C0 o6 g  s8 R

3 A8 d/ B" k5 L
* s$ e+ F8 D. p' ?! k9 M( |

Q：使用Verilog设计电路模块时，为什么推荐使用register out的方式？

2 R/ ?! @# V3 V  `, U

在进行design partition时，相比register in更推荐register out，请问为什么呢？如果前后两个模块时钟域不同，register in会有什么问题？

A：在使用 Verilog 设计电路模块时，推荐使用 register out（寄存器输出）方式的原因主要有以下几点：

1. 提高模块的稳定性和可靠性：寄存器输出可以有效地隔离模块内部的逻辑变化对外部的影响，减少由于组合逻辑输出的毛刺导致的不稳定情况。

0 T7 g* F1 l* p. r( W$ y0 x

2. 便于时序分析和优化：使得输出信号的时序特性更加清晰明确，有利于进行时序约束和综合工具的优化。

# R8 b! F. M4 A+ H, z- W2 a

3. 降低跨模块的时序风险：在进行 design partition（设计划分）时，如果前后两个模块时钟域不同，采用 register in（寄存器输入）可能会引入跨时钟域的问题。

当使用 register in 且前后模块时钟域不同时，可能出现以下问题：

( O+ p2 q9 }+ t4 }/ O- ?

1. 亚稳态：由于不同时钟域的时钟沿可能在时间上没有固定的关系，输入信号可能在不满足建立时间和保持时间要求的情况下被采样，导致信号进入亚稳态。亚稳态可能导致不可预测的输出，影响系统的正常功能。

# U; G/ H7 y( Q+ v9 P6 J* Y

2. 数据同步错误：不同时钟域之间的数据传输如果没有进行恰当的同步处理，可能会导致数据丢失、错误或不一致。

9 ?. e" |/ O7 v% ?' d* b& G% q

相比之下，register out 方式在处理不同时钟域的接口时，可以通过合适的同步机制（如双缓冲、握手信号等）来减少这些问题的发生，提高系统的稳定性和可靠性。

1 A+ H+ z# H. D

4 a7 C: P& \: Z3 A; ~+ n

交流问题（三）

Q：Verilog reg有没有必要全部初始赋值？

# {/ M/ R+ w8 v# P6 b

Verilog reg开始时不赋初值的话，仿真波形是z，虽然出结果时不影响，有没有必要一开始的时候直接reg赋初值？在rtl文件里能不能使用initial赋初值，这样的rtl代码能否综合？

2 l" h+ s! }! O/ Y

A：在 Verilog 中，是否有必要为所有的 reg 全部初始赋值，取决于具体的设计需求和情况。

为 reg 变量赋初值可以确保在仿真开始前它们具有已知的初始状态，这有助于编写更清晰和可靠的代码，避免出现不确定的 x 态，方便调试和验证设计的正确性。

" k& `- I! K/ X/ V7 t

然而，在实际综合的电路中（特别是对于 ASIC），一般不存在“初值”的概念，只有“复位值”。对于 ASIC 而言，在声明 reg 时赋初值是没有意义的，因为数字电路并没有某种机制让这个寄存器在一开始就确定为某个值。ASIC 通常是通过上电复位来实现赋初值的。

在 FPGA 设计中，虽然可以在声明 reg 变量时对其赋初值，或者通过复位来赋初值，但最好还是采用复位赋初值的方式。如果只靠声明时赋初值，而不用复位赋初值，当整个系统需要复位重启时，FPGA 只能通过重新上电来获取初值，这可能比较麻烦甚至在某些系统中不可实现。

$ @- N' v2 F! u+ J' H. O3 g, ?

另外，在 RTL 文件中不能使用 initial 语句来赋初值给 reg 变量，因为 initial 块是不可综合的，只能在仿真环境中使用，用于初始化寄存器、内存或执行仿真期间的其他任务。

/ k8 k/ z; r/ J( o4 P4 }) V

但在 FPGA 设计中，可以使用默认赋值或者使用有条件的赋值语句来为 reg 变量赋初值，例如：

! B0 z$ b- E8 O0 x+ Y9 G

7 }$ a3 P0 I/ j' q3 c4 N+ m) }1 b# C
  ], q, R0 E1 R: k5 Z
6 \' Y  k' m: e" c+ d+ X

这些方式都是可综合的，并且能够确保 reg 变量在硬件中具有明确的初始状态。

至于是否需要为所有的 reg 编写复位逻辑（即全部赋初值），可以根据具体的应用场景需求和可用资源来决定。如果资源和时序允许，全部复位可以使电路复位后的状态完全可知，避免电路刚上电时出现 x 态。但如果控制流需要复位，而数据流不会受到上电带来的随机值（x 态）影响，并且保留 x 态的传播有助于在波形上更快地发现错误以加快调试进程，同时没有复位逻辑的寄存单元还可以减少复位信号的扇出，对功耗、面积和布线都有好处，那么也可以选择不为某些数据流的 reg 赋初值。

" g6 t: C, v. Z) r6 V. w

总之，需要在代码的可读性、可维护性、资源利用和设计需求之间进行权衡，以确定是否为所有 reg 赋初值以及采用何种方式赋初值。

交流问题（四）

% E+ K) ], b' u/ j+ O, h: t1 A  `% C

7 Y9 u% A! y) P/ t* W% h1 d( A* E" B

Q：硬件乘法器的意义何在？乘法直接乘不就可以了吗。我verilog里编写a*b即可，为什么要移位相加去乘？

A：硬件乘法器具有重要意义，主要体现在以下几个方面：

' a( @8 j- m  R/ z; W

1. 速度优势：在数字电路中，直接使用移位相加的方法实现乘法在速度上通常比通过软件或简单的逻辑运算（如在 Verilog 中直接写 a * b）要快得多。特别是在需要高速处理大量乘法运算的应用中，硬件乘法器能够显著提高系统的性能。

2. 资源效率：对于特定的应用场景和芯片设计，通过精心设计的移位相加结构实现乘法器，可以更有效地利用硬件资源，减少面积和功耗。

3. 集成和优化：在集成电路设计中，硬件乘法器可以进行针对性的优化，以适应特定的工艺和性能要求。

4. 并行处理能力：硬件乘法器能够同时处理多个位的运算，实现并行乘法，进一步提高计算效率。

5. 降低复杂度：对于一些复杂的系统，使用硬件乘法器可以简化整体设计的逻辑和控制，减少设计的复杂性和出错的可能性。

虽然在 Verilog 中直接编写 a * b 对于小规模和对速度要求不高的情况可能足够，但在高性能、大规模的数字系统中，硬件乘法器的优势就显得尤为重要。

7 T7 z. g- h) T! z$ x

今天先整理四个问题答疑，后续还会持续推出本系列。

) ]' A6 }9 ]8 ?2 P  ^; X

Sleep_xz

Verilog太难学了

Dc2024012548a

看看