[Cadence Sigrity] 关于allegro16.5 BUS仿真

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发表于 2012-9-6 19:42 | 只看该作者 |只看大图回帖奖励

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我用的是crack的版本，仿bus可以正常输出波形，但是生成的report里没有timing的数据，只有一些logic level以及noise margin的讯息.
想请问下用过crack的是否也有我这种现象，还是说我的设置有问题。
DDR的Model是Micron的MT41J256M16HA
DDR controller的Model由于NDS的关系不方便提供

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