怎么实现电源PCB板完整性的设计

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在电路设计中，一般我们很关心信号的质量问题，但有时我们往往局限在信号线上进行研究，而把电源和地当成理想的情况来处理，虽然这样做能使问题简化，但在高速设计中，这种简化已经是行不通的了。尽管电路设计比较直接的结果是从信号完整性上表现出来的，但我们绝不能因此忽略了电源完整性设计。因为电源完整性直接影响最终PCB板的信号完整性。电源完整性和信号完整性二者是密切关联的，而且很多情况下，影响信号畸变的主要原因是电源系统。例如，地反弹噪声太大、去耦电容的设计不合适、回路影响很严重、多电源/地平面的分割不好、地层设计不合理、电流不均匀等等。
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0 `6 l$ [5 ~+ K0 @2 h# H（1） 电源分配系统

( f! \0 y- _8 w- ^8 g电源完整性设计是一件十分复杂的事情，但是如何近年控制电源系统（电源和地平面）之间阻抗是设计的关键。理论上讲，电源系统间的阻抗越低越好，阻抗越低，噪声幅度越小，电压损耗越小。实际设计中我们可以通过规定最大的电压和电源变化范围来确定我们希望达到的目标阻抗，然后，通过调整电路中的相关因素使电源系统各部分的阻抗（与频率有关）目标阻抗去逼近。

/ K- o" Q, e( k7 r, S% e（2） 地反弹
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当高速器件的边缘速率低于0.5ns时，来自大容量数据总线的数据交换速率特别快，当它在电源层中产生足以影响信号的强波纹时，就会产生电源不稳定问题。当通过地回路的电流变化时，由于回路电感会产生一个电压，当上升沿缩短时，电流变化率增大，地反弹电压增加。此时，地平面（地线）已经不是理想的零电平，而电源也不是理想的直流电位。当同时开关的门电路增加时，地反弹变得更加严重。对于128位的总线，可能有50_100个I/O线在相同的时钟沿切换。这时，反馈到同时切换的I/O驱动器的电源和地回路的电感必须尽可能的低，否则，连到相同的地上的静止将出现一个电压毛刷。地反弹随处可见，如芯片、封装、连接器或电路板上都有可能会出现地反弹，从而导致电源完整性问题。

从技术的发展角度来看，器件的上升沿将只会减少，总线的宽度将只会增加。保持地反弹在可接受的唯一方法是减少电源和地分布电感。对于，芯片，意味着，移到一个阵列晶片，尽可能多地放置电源和地，且到封装的连线尽可能短，以减少电感。对于，封装，意味着移动 层封装，使电源的地平面的间距更近，如在BGA封装中用的。对于连接器，意味着使用更多的地引脚或重新设计连接器使其具有内部的电源和地平面，如基于连接器的带状软线。对于电路板，意味着使相邻的电源和地平面尽可能地近。由于电感和长度成正比，所以尽可能使电源和地的连线短将降低地噪声。
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: H! `, d) J" k$ h1 Y（3） 去耦电容
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我们都知道在电源和地之间加一些电容可以降低系统的噪声，但是到底在电路板上加多少电容？每个电容的容值多大合适？每个电容放在什么位置更好？类似这些问题我们一般都没有去认真考虑过，只是凭设计者的经验来进行，有时甚至认为电容越少越好。在高速设计中，我们必须考虑电容的寄生参数，定量的计算出去耦电容的个数以及每个电容的容值和放置的具体的位置，确保系统的阻抗在控制范围之内，一个基本的原则是需要的去耦电容，一个都不能少，多余的电容，一个也不要。
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