为啥DDR颗粒的数据线、地址线都是一样的？

Csec

这个S912芯片配置了四颗DDR3，正反贴两颗数据共用，地址也是共用的，这是基于什么原理呢？贴片的时候只会贴2片吗？

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9 X5 f: a: G+ b0 B! c2 ?

超級狗

4 顆的排列應該是：

• CS0 + DQ0 ~ DQ15
• CS0 + DQ16 ~ DQ31
• CS1 + DQ0 ~ DQ15
• CS1 + DQ16 ~ DQ31
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總線寬度 32 bit + Chip Select (nCS) x 2

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Csec

超級狗 发表于 2024-6-18 07:54
- F. {+ s: ?; g4 顆的排列應該是：

CS0 + DQ0 ~ DQ15

8 E, u: [) G0 S$ @- X6 n3 u* u8 Z谢谢版主，这样做就是为了增加数据总线的宽度是吧，这样通过cs片选来进行选择，变成双通道64位？

超級狗

Csec 发表于 2024-6-18 10:10
谢谢版主，这样做就是为了增加数据总线的宽度是吧，这样通过cs片选来进行选择，变成双通道64位？

1 r" O7 \4 K% g+ W1 l. T補充一下：
嚴格來說，32 位元雙通道並不等同於 64 位元，而是兩個 32 位元通道交錯（Interleave）使用。在總線存取需要等待時間的情況下，這種方式反而效率會更高一些。


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Csec

超級狗 发表于 2024-6-18 17:13
* x  W2 n+ H' @  \. ?* [補充一下：
( A+ o! c4 u* H7 _5 Z嚴格來說，32 位元雙通道並不等同於 64 位元，而是兩個 32 位元通道交錯（Interleave）使用 ...

# m$ `! M+ G) W谢谢版主的贴心回复，还想多问一句，一般什么情况下会用这种复用的架构呢。主控芯片不支持64位的情况下吗

超級狗

Csec 发表于 2024-6-19 12:00
谢谢版主的贴心回复，还想多问一句，一般什么情况下会用这种复用的架构呢。主控芯片不支持64位的情况下吗

記得踢哀（TI）的 OMAP 4 處理器，同時支援 64 位元單通道和 32 位元雙通道，有無支援具體就得看處理器規格書。以前看過一篇研究報告，32 位元雙通道的效能上好不過 30%，實測大多只增加十幾個百分點罷了，和軟件的行為有極大的關係。大規模讀寫內存時，效能才會顯著，但誰會無聊到沒事在那邊猛搬運資料？
3 f! l8 Z+ ~5 n, O' n; n1 m
* d% E) M/ m/ C2 Q+ {; {+ U9 }

0 y7 U& D- e! F- |% L2 z- f7 `如果你的應用不在乎那十幾趴的效能。自然也沒必要這麼做。例如，電子紙（EPD）的反應速度很慢，有些電子書的設計，即便使用了 64 位元處理器，設計上都還是 16 位元單通道。線路佈局（PCB Layout）簡化後有機會四層板就搞定，降低成本對內卷的誘因更大。
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huo_xing

超級狗 发表于 2024-6-18 17:13
9 @( l) E" y$ z! K3 \補充一下：
嚴格來說，32 位元雙通道並不等同於 64 位元，而是兩個 32 位元通道交錯（Interleave）使用 ...

1. interleave和rank是两个概念。rank是CPU处理的数据位宽（32/64）。2. interleave是cpu读取ddr颗粒的技术，对应的是日常说的通道数（channel）。32bit的cpu也可以用interleave技术来读取数据。
3. 现在很多cpu是64bit的，但是ddr还是32bit。这样cpu需要读取两次ddr才能组成一次cpu数据处理长度，主要是考虑设计成本。应用在要求不高情况

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Csec

huo_xing 发表于 2024-6-19 13:59
1. interleave和rank是两个概念。rank是CPU处理的数据位宽（32/64）。2. interleave是cpu读取ddr颗粒的技 ...

% I) E8 \* A& c* n8 b2 r多谢答疑解惑，我看到也是越来越少了，基本都是64通道的