LPDDR4X PHY 问题

lenhung · 发表于 2024-6-4 09:59

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请教下各位大佬：
cadence的LPDDR4X PHY IP，在bump上只有A0-A5，但是PCB上的LPDDR4X颗粒有A0-A5，B0-B5。请问这种在基板上怎么处理。是一个bump分别连出2个bga ball。还是一个bump连一个bga ball，然后在PCB上分别接？

Sleep_xz · 发表于 2024-6-4 13:58

找个PCB板参考一下

Sleep_xz · 发表于 2024-6-4 14:04

https://www.eda365.com/forum-26-1.html
这里面都是PCB作品，你找找那个能参考

athena_lu · 发表于 2024-6-6 15:40

听不懂讲的啥发点资料我们学习一下啊

青藤门下一走狗 · 发表于 2024-10-28 14:40

学习学习

毛豆盛宴 · 发表于 2025-2-20 09:13

大佬，这个问题最终有结论了吗？PCB上一托2？T型端接？速率跑步上去呀

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