Error: (vsim-3033)

泥土

大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：
" E' n* P; y& ]( d
# Loading work.PLL_test
& x$ A+ ^7 P/ @5 n7 ?# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
) M$ ~3 S* O. }#         Region: /PLL_test
' j! W5 y7 O5 a+ N* p#         Searched libraries:
, w7 F$ v9 f2 W. @#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
) s9 e; @( K  B/ d#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate
2 z/ @3 x3 [0 J: L+ S) r: r1 W0 m#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
: F0 ]& L7 E& h: ?" o& ]% M$ l- M#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
/ Q* l1 m0 `9 I+ [$ e- e#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
& `! s8 C4 J. y! s2 \3 O#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
6 Q) r( j* k+ o/ C0 g, \: d+ `# Error loading design
# Error: Error loading design
#        Pausing macro execution
7 ?- }8 a. I* o7 g# q+ J# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12

泥土

首先自己要给力的顶

泥土

hehe 问题搞定啦，自己犯了低级错误，模块名调用错啦。。。

gn165625076

检查一下testbench吧

泥土

gn165625076 发表于 2012-7-28 15:50
检查一下testbench吧

hehe ,多谢关照，不过小弟已经搞定啦，在仿真理图的时候，在TestBench中调用模块的时候写的外部IO的端口名是错误的，后来改为模块的端口名就OK啦。