Error: (vsim-3033)

泥土

大家好！有人知道这是什么问题吗？，我仿真PLL的时候编译通过啦，起动仿真的时候调用（ModelSim-Altera）错误提示如下：
+ c7 _  f' q% A6 N
: L: X7 G8 n7 ]2 h7 W2 r0 ^7 d# Loading work.PLL_test
# ** Error: (vsim-3033) E:/FPGA/mypllexample/PLL/simulation/modelsim/PLL.vt(22): Instantiation of 'PLL' failed. The design unit was not found.
1 S0 Y% x8 w/ q( i#         Region: /PLL_test
#         Searched libraries:
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera
#             d:\altera\11.1\modelsim_ae\altera\verilog\220model
, \7 G5 ^6 w9 C8 A( [#             d:\altera\11.1\modelsim_ae\altera\verilog\sgate
#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_mf
. Z5 p4 i8 ~" r! J4 l/ a& j, p#             d:\altera\11.1\modelsim_ae\altera\verilog\altera_lnsim
* q' f" e0 A- h3 g2 Z#             d:\altera\11.1\modelsim_ae\altera\verilog\cycloneii
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
! v* _: X1 M: \3 D( s+ O9 J- L- W#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
#             E:\FPGA\mypllexample\PLL\simulation\modelsim\rtl_work
# Error loading design
# Error: Error loading design
#        Pausing macro execution
! Y: N$ D9 G: Z- B  W. V! K; O# MACRO ./PLL_run_msim_rtl_verilog.do PAUSED at line 12

泥土

首先自己要给力的顶

泥土

hehe 问题搞定啦，自己犯了低级错误，模块名调用错啦。。。

gn165625076

检查一下testbench吧

泥土

gn165625076 发表于 2012-7-28 15:50
检查一下testbench吧

hehe ,多谢关照，不过小弟已经搞定啦，在仿真理图的时候，在TestBench中调用模块的时候写的外部IO的端口名是错误的，后来改为模块的端口名就OK啦。