BGA的DDR3的走线

绝。对 · 发表于 2012-7-6 14:21

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本帖最后由绝。对于 2012-7-9 14:41 编辑

请问各位DDR3走线为了平行等距，能不能在不同层里走线。比如我的是四层板，就每一层板都有DDR3R的信号线，多谢。
如果碰上BGA的DDR，布线如何布？如何尽可能实现不道德等距。

西柯一梦 · 发表于 2012-7-26 16:27

本帖最后由西柯一梦于 2012-7-26 17:09 编辑

4个DDR3布线，有规则的！同组的数据线是可以调换位置的（DDR3端），时钟是要等长的，其他的可以打孔走不需要控制等长，这样做单面就可以实现！单面实现主要的线（优先考虑）！电容可以放背面，如果要求一定要放单面的话，可以就近放置！单独的电源分割，相邻层完整的GND！其他的线远离这部分！这部分外围包地！OK了！

daicy · 发表于 2012-7-6 14:57

这样没弄过，我们一般就两层，大家一起打孔，一起走线，坐等高手解答

vivianwu0317 · 发表于 2012-7-13 11:49

坐等高手解答

rx_78gp02a · 发表于 2012-7-14 14:00

四层板每层都走线，你的参考层呢？不控阻抗啦？

bbsssshheenn · 发表于 2012-7-15 19:32

这样会不会造成阻抗不一致？

绝。对 · 发表于 2012-7-16 08:53

rx_78gp02a 发表于 2012-7-14 14:00
& v9 k: V7 a0 y$ n四层板每层都走线，你的参考层呢？不控阻抗啦？

但是连接IC都是BGA的,且引脚固定.一层布线很难实现了,所以只能够出此下策采用多层布线,问题就是有什么方法尽可能减小阻抗.谢谢.{:soso_e100:}

bingshang2010 · 发表于 2012-7-16 14:42

四层板每层都走线，那你的很多信号的过孔了，会导致阻抗不连续，产生很大的反射，影响信号的质量，

fuguoding · 发表于 2012-7-17 09:07

最好用6层，参考一下人家是怎么布的

SCCKY · 发表于 2012-7-17 14:40

我觉得最好是可以的话尽量过孔要少TOP，要有过孔的话，线放在BOT层。

绝。对 · 发表于 2012-7-17 16:19

SCCKY 发表于 2012-7-17 14:40
) Y" D( i9 s$ j: F) J0 u# \我觉得最好是可以的话尽量过孔要少TOP，要有过孔的话，线放在BOT层。

现在我正用四层布线，四层都是信号层，布完线后再铺铜。

cvntao · 发表于 2012-7-17 19:08

除非你的BGA真的特别的密（即使是BGA深处也都大部分是信号线PIN），否则的话，用TOP 和 BOTTOM层应该可以走出来的，以前的主板都是四层的，也都是用TOP BOTTOM来走线

绝。对 · 发表于 2012-7-18 10:10

cvntao 发表于 2012-7-17 19:08
/ v# H! ]- Z. V8 V0 q7 I除非你的BGA真的特别的密（即使是BGA深处也都大部分是信号线PIN），否则的话，用TOP 和 BOTTOM层应该可以 ...

这块板上DDR是BGA封装P=0.8MM，连接FPGA芯片，FPGA芯片也是BGA封装P=1.0MM。引脚固定。第一次布时，还可以，后来更改了一下，DDR模块加了很多旁路电容，和上下拉电阻。所以就难难了{:soso_e115:} 。谢谢你的关注。

cvntao · 发表于 2012-7-18 20:59

绝。对发表于 2012-7-18 10:10 % A. L$ w& r* D/ o
这块板上DDR是BGA封装P=0.8MM，连接FPGA芯片，FPGA芯片也是BGA封装P=1.0MM。引脚固定。第一次布时，还可以 ...

四层板的DDR电源的滤波电容已经不能够放在DDR内部了，一般都放于DDR外，但是距离一般都进，一般是集中放置的，这样的话DDR这端的线就能够顺利走出来了。对于FPGA，对于1.0的BGA相信你会更容易走出这部分的线

mjl-0708 · 发表于 2012-7-26 21:59

那样走出来后，铺铜后能保证完整的参考平面吗？计算机都是使用内存条，而且处理器的管脚都是优化过的，所以走线还是很顺的。如果是内存颗粒，还没试过走4层。
受教了啊

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