本帖最后由 criterion 于 2015-3-11 01:42 编辑 1 q( X, m% ]) r7 A0 L" U* i7 O! j
3 T0 s+ O% c9 E/ t& x
分几点来讨论好了
+ `# Y. y* K1 ?& n* v8 A
3 D6 |, @* c5 h* o1 Y- Y) K
* q5 {5 C; N2 u3 m4 S: ?$ _ 『使输入远离输出』( G9 E t" a1 ^; Z$ d! | e8 W7 m
! I( z) F) j3 N) f4 g
1 o; U! D8 Y5 S9 u* t1 e1 n
不管是PA 还是LNA 肯定都是输出功率 大于输入功率 如果输出走线离输入走线太近 很可能强大的输出讯号 会因耦合 灌入到PA或LNA 那么就会饱和 产生非线性效应 以及Gain的下降 那么Tx或Rx性能就会劣化 至于自激的话 这要请高人来解释 ( |4 _0 d' ^1 F8 X- ]2 ?- J! @5 v
# e' r" {/ ?" U$ a6 h7 h! p# _
0 @; p0 y; C% Q" z9 ^: ^
『尽可能将RF线走在表层上。』% Z8 g4 C. D7 x
7 X2 m+ ]9 r r& {$ J$ @) B6 _2 Q
表层走线具有许多优点 1. 可有最短距离 减少损耗 2. 相较于内层走线 阻抗控制较容易做到50奥姆 哪种迭层都一样 3. 避免阻抗因Via的寄生效应而偏离 4. 同样50奥姆要求 同样都是以邻层为参考地 表层走线的线宽较宽 损耗较小 唯一的致命伤 就是容易受干扰 (RX讯号) 以及容易去干扰别人(TX讯号) 所以表层走线不宜过长 (过长就失去其可拥有最短路径的优势了) 一般会用到内层走线 一般都是考虑到屏蔽 以及表层没空间走线 或是走表层线会拉得过长 就会走内层 5 R; }6 p: H/ _ p' ^
: b" x" I: i/ t( `! h
5 n9 O. O3 Y, O5 B 『过孔尺寸减到最小不仅可以减少路径电感』 " Z7 q7 ^6 v- E& y: Y# j' [1 I) C
这个讲法有点怪!
; X. }1 G! K; ` ` k" p ; [; j; B' d# S1 C1 T
* a$ q3 x9 b; a; U3 U h是Via长度，D1是Pad半径,
V% V9 ]: {" S P/ a 由上式我们发现寄生电感也与Pad半径有关， 半径越小，其寄生电感应该是越大，而非越小, / x: Y# ~$ Y8 V9 b+ W5 G
而且过孔越小, 表示制程越精密, 那么成本就越贵 另外 其实真正影响过孔寄生电感的, 是其长度 尺寸影响不大 长度越大，其寄生电感越严重。而越厚的板材，等于h越大，当然其寄生电感也越严重。 会随尺寸缩减而减小的, 应该是过孔的寄生电容 如下式跟下图 : ) W0 N) m, q+ O8 c$ ^. U: r
* _$ _) U8 f, a
T是板材厚度，D1是Pad半径，D2是Anti-pad半径。 由上式可知，影响寄生电容的主要参数为Pad半径。 若只探讨D1与寄生电容的关系，可得出下面曲线 :
9 A2 d) W" ]0 {& H; K# y) A
/ P ^/ O' d1 j$ Y) a4 b
当然由上式也知 若板子越厚 其寄生电容越大 所以我们得到过孔的三结论 : 1. 尺寸越小 其寄生电感反而越大 2. 真正影响寄生电感的 是长度 3. 随尺寸缩减而减小的, 是寄生电容 4. 真正影响寄生电容的 是尺寸 5. 板子越薄 其寄生电感跟寄生电容都会较小
' i5 B5 R& B6 F- o+ W0 G! w4 x$ t( Z
6 ]) y' ~2 P: }! ? 『尽可能地把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来』- b0 n) I- J: F) e
( t$ h* I! w0 `. }, u# Z, N
这很明显了 就是避免强大的TX 干扰微弱的RX 尤其是像WCDMA这种TX跟RX会同时运作的 会有TX Leakage 亦即其TX讯号 透过Duplexer 灌入到LNA 使其饱和
4 [( ~7 }6 A) D- P
1 l) O% v& o0 b
所以Duplexer本身的Isolation,以及Layout就很重要 但即便Duplexer本身的Isolation很好 其Layout也有很好的隔绝
" V2 i* I9 g: o; W/ k
但若其TX走线与RX走线靠太近 其强大的TX讯号 一样会透过耦合 灌入LNA 使其饱和 进而劣化RX性能
8 N- \6 [/ D. V$ Y! ]* f8 D; F: e
4 t% P& @2 _. O) s$ M6 y/ u8 ]
8 ?2 b, X+ Y! z1 y! ^7 p3 D" r
『确保PCB板上高功率区至少有一整块地，最好上面没有过孔，当然，铜皮越多越好。』( m* G; w2 A; a1 E' h
9 b- m9 J4 {# m. Z9 ~* L9 z 要有一整块地是对的 但没过孔是错的 一般PA的Layout如下 :
}2 R- C* s" `8 y: B
: v, ~+ n% d; ]' U6 @ _
一整块地 当然有助于散热 但表层的地 因为要放组件之故 所以会零零碎碎 完整程度 肯定是不如Main GND
" v& w. J# Y( w8 I8 g6 k# r$ G5 L# m, y% J0 p
因此需要透过GND Via 把热导到Main GND 若没打GND Via 那么热会积在表层GND 散热差 其RF性能就劣化 另外 不只是要GND Via跟Main GND 其下方第二层 同样也要有GND 当你下层有地的时候， PA散发的热，可以透过GND Via导到下层地，先把热散掉一部分，其余再散到Main GND。
$ c2 m4 e! c2 T. Q2 k
但是，如果下层不铺地
9 Z7 O% @! t1 T' A' ^8 [+ N! S5 m
我们由下图的公式可知，电阻跟导线长度成正比，
+ T. K2 L! Z1 o9 U4 @6 ?+ C1 ]而我们又知道 Layer 1 => Main GND的GND Via长度 肯定是比 Layer 1 => Layer 2的GND Via长度 还要来的长 这意味着，如果你光靠Main GND来散热，那么GND Via的电阻会变大， (因为长度较长) 电阻越大，热就越不易传递。换言之，当你下层有铺地， 热可以轻易透过GND Via传导过去(因为距离短 电阻小)。 但下层不铺地， 那么热就不易透过GND Via传导过去(因为距离长 电阻大)。 此时散热效果就大打折扣，最糟情况是热都传不过去Main GND，全都积在PA下方。 而GND Via的数目也很重要 当然是越多越好 因为Via有其内阻 而依据电阻并联公式，
+ e$ q& K: ~. G7 `, h% f9 u* \) U6 v3 W
R是越并联越小 GND Via数目越多 亦即其整体GND Via的阻抗越低 那么热就越能传过去 导热效果越好 3 J1 A/ B) }" m! p4 U1 T
4 L, d! M4 w6 i
) r# E/ }: V! ^/ g『芯片和电源去耦同样也极为重要。』
" _: w& v9 P" ~" y
) p8 B5 Z q6 H- \9 A8 x- E/ [$ T! K' B: G: \& i. E& C. {
由下图可知，摆放稳压电容，确实可减少电源的涟波。
m2 [, X+ Z3 }8 t5 J! l" D( \. p# A, t7 L
% r" T+ R) n) U# } U
而稳压电容的摆放位置 也会影响其稳压效果 以GSM为例, 因为GSM为分时多任务机制，其讯号为Burst形式， 故其PA会一直On/Off不停地切换，导致其PA电源端，会有瞬时电流。- l( A8 k" |: a! a/ J/ O% K$ a
若稳压电容够靠近IC， 如此一来，即便有瞬时电流，也能在进入IC前流到GND， 若离IC太远，则瞬时电流便可能直接进入IC。
) @$ ~6 ^1 I5 g' l; Y- T' Z
- h8 G- n: L. j% }* z- G7 t% F6 {8 O( [; g) A; ^! J& x9 a
. W: P) R2 v* ^而这点对于PA更为重要，除了可避免PA电源本身的瞬时电流，透过其它路径，再进入PA本身， 以及避免外来瞬时电流进入PA， 更重要的是，因为PA电源是瞬时电流来源之一， 因此若在靠近PA的VBAT/Vcc处，摆放稳压电容，可使瞬时电流从PA电源端流出时，便立刻流到GND， 而不会透过其它路径，去干扰收发器或PMIC，甚至是PA本身，如下图。 ! U+ f2 @4 j9 ]6 [! Z% n/ B N
# ]( a0 r) ^" V- x2 a. h5 _# K' i) f
因此以SKYWORKS的SKY77318为例，其VBATPin脚位，一出来需先加稳压及旁路电容， 否则会将瞬时电流，流入自身的Pin2/Pin6。 5 `- @" w9 }. p0 j6 n, ~
9 `1 \% L7 q# i9 ~
- R- j' y/ h$ Z/ h( |, I3 Y而落地电容除了如前述，须尽可能靠近IC外， 其GND Pad和IC的GND Pad需个别直接下到Main GND， 而非在表层共享Via，如此方可拥有较佳的稳压与滤波效果。 3 a9 I) L, Z) |& P* q" \) P
3 J7 g7 S, o" k ?- [
7 R" Y8 Z+ K! [/ ^; I/ m F
『应使RF线路远离模拟线路和一些很关键的数字信号』
- I: @) v) H& Z这没啥好说了 高速讯号若靠近RF讯号 其高速噪声会影响其性能
尤其是RX 灵敏度会下降 而RF走线与电源线之间，要保持一定的间距， 否则RF走线会被电源线强大的电流所干扰。 除此之外，RF走线也会干扰电源线，因为虽然在频域上，RF讯号与电源相差甚远，
2 d: l7 F2 T1 s9 x
6 \' I0 x3 z# m- C) n但以时域的波形而言，其RF讯号会载在电源输出的波形上， 导致其波形上会有高频噪声，因此RF走线与电源线之间要互相远离。
1 M6 S. f1 o/ k% F, b
9 D' p$ }2 ]4 e5 j* ^9 |7 m5 b9 [ x: ~4 @
『进入金属屏蔽罩的数字信号线应该尽可能走内层』
! r; \) ^# k% Q7 i# `9 n: E5 W
- y% ~" _2 u, z& V& x ' t/ R& H) C: K9 L7 a
如前述 内层走线的优点是屏蔽效果好 你如果害怕高速讯号走表层 其产生的共模辐射 干扰到天线 影响接收讯号 那就靠内层来屏蔽
' O. B, B# P- _7 A# c4 J* Z3 J, I7 D+ n$ |5 j
『电感不要并行靠在一起，』' A% v* v X! L1 S/ x1 |
) ?8 D# W, G9 V3 q 靠在一起怕会有互感 以致于阻抗偏离 而SAW Filter输入与输出的电感组件，也不宜平行摆放过近， 否则会因互感而影响Out-of-band噪声的抑制能力， 若真的因为Layout空间限制，不得已需靠近，至少要正交摆放，才能使互感量降到最低。 6 c3 ?# I0 ] M, R) Y+ {* e
8 a1 r: U4 T$ J4 D+ F( M
% k$ C- t; y% T6 _. A1 F; _6 N
/ \ a. R% l7 B [
* q' c# x a8 `2 b! U
而差分走线的间距越小，则抗干扰能力越好， 但若上述L1306与L1310太靠近，则可能引起互感，导致电感值有所偏差，进而影响抗干扰能力。 因此差分走线的串联电感，最好使用多层式电感，不要使用绕线式电感，这样可使互感量降到最低。 8 L. o2 Z( y2 d. X3 ~2 o
' ~( f" c" f# v
『通常每个芯片都需要采用高达四个电容』
( G# e" R6 K% \" V1 n9 |7 Q+ X5 c' x+ p& P2 P9 I
如果单颗电容的涟波电流耐受度不够，则需并联多颗电容， 其并联数目，依单颗电容的涟波电流耐受度而异，如下图， 若单颗电容的涟波电流耐受度为1A，则需并联6颗，方可承受6A的涟波电流。 但若单颗电容的涟波电流耐受度为2A，则6A的涟波电流，其所需电容数量，可缩减为3颗。 2 U# F( c- N ~: k' o; H0 ]: l
0 L3 M0 ]. p: i$ K( C
/ M; k* O, }* o% E; Q) T而并联多颗电容的作法，除了可提升整体电容的涟波电流耐受度， 亦可进一步加大Insertion Loss，来提高稳压及滤波能力。
% X. v+ c' y- G* f! @' O( u+ ?
) O3 ?& s$ H& A' O7 S/ `# u6 T0 F$ \- Y: E( }3 _3 _. i& O
电容的内部电极层，可看成电阻， 并联越多电容，等同于越多电阻并联，则整体ESR就越低， 并联n颗，则ESR便降低n倍，其公式如下 :
; ~, P5 T7 u. ]4 |: g4 W6 s* d+ i5 ^& n! E0 o5 `
; h7 u( C2 l+ o& s& b+ ]( J: i虽然若并联n颗电容，则整体电容值会加大n倍，理论上其SRF会往低频方向移动， 然而因为其ESL也缩减n倍，而由SRF公式计算 :
$ X9 z/ e+ k5 B) t% M$ k3 Z
5 U: c: i/ S# W( [3 j
R) J& I e5 D4 R) L4 m因此其SRF并不会改变。
6 [: ?6 n& Q1 `! z但是，若设计的电路，其信号变化很快，则表示其噪声的频率范围也越广， 这意味着需要并联大量的同值电容， 但该作法会造成空间及成本上的极大浪费， 此时需使用不同容值的组合，来拓展稳压及滤波的频率范围。
7 C2 t$ V' f' }* n( V$ z
: T) C6 j9 }5 f/ I/ y
3 @8 }. G* ~( C4 V* K/ S F7 x上图是33pF与7pF并联的结果，若以-10 dB为基准， 可看出其带宽范围，皆比单颗33pF或单颗7pF来得大， 其绿色箭头即并联后的频率拓展范围。
/ B5 q/ N6 I$ V* H2 `* I2 ]# W. F
+ \3 }" Z1 I2 U, ~5 c+ s然而该方式有个该注意的地方，就是反谐振，
( Z/ X7 F! m1 _4 o3 U v7 X
1 w* q0 ]* B3 v/ B- @% K- R C4 V% O8 L, l q- w4 j" a
由上图可知，C1的电感性区域，与C2的电容性区域，会有个交叉点的频率， 该交叉点正好会产生并联谐振，使阻抗升大，故该频率点称之为反谐振。 而前述已知，落地电容的阻抗越大，则流到GND的噪声就越少， 这意味着反谐振频率点的抑制噪声能力，会大幅下降。 # x8 y9 X2 X8 X7 s: E+ ?
) [1 j: e. C$ M2 Q' c
8 W; q. X! F, G8 M- Q. o$ r, s6 ]3 I因此并联不同容值的电容时，其电容值差距不宜过大， 因为由前述知，SRF与电容值有关，若电容值相差过大，则反谐振频率点也离C1与C2个别的SRF越远， 而离SRF越远，则Insertion Loss就越小， 因此并联不同容值的电容时，其电容值差距最好不要超过10倍， 如此一来，即便有反谐振，其Insertion Loss也不至于过小， 亦即其反谐振频率点，仍有一定的滤波能力。 : F( c; Y4 _/ C4 ]
- h0 S* v3 i7 M3 a# b; J- `2 t* g) V9 H# O
然而最重要的，仍是电容的ESR， 由上图可知，虽然在1305MHz处，会有反谐振， 但因为其33pF与30pF的ESR都够小，所以反谐振频率点的Insertion Loss，都还有37 dB。 而如下图，虽然两个同值33pF电容并联，没有反谐振问题， 但因为其ESR不够大，以至于其SRF的Insertion Loss，也才28 dB，仍小于上图反谐振频率点的37 dB， 因此虽然电容值的差异，会产生反谐振，但真正决定抑制噪声能力的，仍是电容本身的ESR。 $ G( V3 U7 L0 ?) i
" \+ t& @' k' E3 {, _
- B0 u. T: @5 b9 ?) p而过了SRF后，则电容会变电感，这使得抑制噪声，以及稳压的能力会下降， 因此需确保噪声频率位于SRF左边。 但由下图可知，同样2000MHz的噪声，虽然分别位于33pF电容之SRF右边，以及3pF电容之SRF左边， 但33pF电容的Insertion Loss，比3pF电容的大上许多，因此相较于SRF，低的 ESR 值更为重要， 因为低的 ESR，可以提供更佳的稳压与抑制噪声能力， 这样即便噪声频率，座落在落地电容之电感性区域，但仍可保有足够的稳压与抑制噪声能力。
! T% p7 T- E) T% X1 d
+ q$ y( W0 B7 v6 K; D
" p, [/ K3 \* ~0 W- o- l! @『为了避免太多电流损耗，需要采用多个过孔来将电流从某一层传递到另一层』
7 n. k, s* T+ x8 a0 n
, |% J* I: w2 q3 M+ I* f . ^$ X4 I( D- y* J* [4 f8 C
! _ |; f$ A2 L3 E2 o+ ]$ ], P/ p, T. m) F
如上图 前面已说过 Via数越多 其等效阻抗越小 根据V = IR的公式 R越小 当然IR Drop就越小 除此之外 电元走线的长度也不宜过长 线宽不宜过细 因为这都会让IR Drop加大 ' ~3 R7 F ?% a' w2 Z
$ H8 x! S6 [( C& P; a3 E$ R q. x
( V9 \/ m" ~) g# z+ K1 W# g% V: ^9 w; V9 z( y8 G+ B! {
# z3 ~( N6 Y9 U7 W
$ l% W: }" d( q" G% ^; [
: b `/ j/ s' Y! Q+ p
| 
[复制链接]
/1 
发表于 2014-6-8 21:15
天线是难点
发表于 2015-3-11 01:36
