本帖最后由 criterion 于 2015-3-11 01:42 编辑 - o- e* e8 s8 f" `# }
( N; W4 F4 V8 ~
分几点来讨论好了
9 s; I- U, o) R, D7 j% j
& }5 x( y+ j& Z5 e7 P5 a
- s6 A* k! ?9 x! [3 p 『使输入远离输出』
$ C+ a Q6 |/ w0 y, L8 `$ {' `8 z3 w+ E
5 M# z3 w, C7 S) O$ D
不管是PA 还是LNA 肯定都是输出功率 大于输入功率 如果输出走线离输入走线太近 很可能强大的输出讯号 会因耦合 灌入到PA或LNA 那么就会饱和 产生非线性效应 以及Gain的下降 那么Tx或Rx性能就会劣化 至于自激的话 这要请高人来解释 8 R) ~+ |4 s- k5 p* g) ~% t W( q
k, B# t0 F; f9 m1 e
! X: ^: `9 p5 G) m6 w( R) k9 ` h
『尽可能将RF线走在表层上。』
2 d2 v7 ]) Z0 P( E1 L% b) h* S8 y/ v6 i: |4 g
表层走线具有许多优点 1. 可有最短距离 减少损耗 2. 相较于内层走线 阻抗控制较容易做到50奥姆 哪种迭层都一样 3. 避免阻抗因Via的寄生效应而偏离 4. 同样50奥姆要求 同样都是以邻层为参考地 表层走线的线宽较宽 损耗较小 唯一的致命伤 就是容易受干扰 (RX讯号) 以及容易去干扰别人(TX讯号) 所以表层走线不宜过长 (过长就失去其可拥有最短路径的优势了) 一般会用到内层走线 一般都是考虑到屏蔽 以及表层没空间走线 或是走表层线会拉得过长 就会走内层 # ?8 O/ N/ z' T8 N8 H, c- ~: T, C
7 w4 _" q* D; k* d8 a" B/ x) T
6 n4 K' r7 F' M3 c) m7 ?4 [* ]: X
『过孔尺寸减到最小不仅可以减少路径电感』 " N- z' f+ [; X' M
这个讲法有点怪! # r$ x l+ K, V1 ^
& D4 p; U( O: I* e8 {$ |7 O* u) [
) Q) D6 l4 {2 ` h是Via长度，D1是Pad半径,
* C) J# M: M+ U- A# _ 由上式我们发现寄生电感也与Pad半径有关， 半径越小，其寄生电感应该是越大，而非越小, ! C5 a2 Y8 |* j" I, F9 F
而且过孔越小, 表示制程越精密, 那么成本就越贵 另外 其实真正影响过孔寄生电感的, 是其长度 尺寸影响不大 长度越大，其寄生电感越严重。而越厚的板材，等于h越大，当然其寄生电感也越严重。 会随尺寸缩减而减小的, 应该是过孔的寄生电容 如下式跟下图 : 6 S, x% R% K1 [* b
. r/ X6 e3 E; l6 x, g7 F& T T是板材厚度，D1是Pad半径，D2是Anti-pad半径。 由上式可知，影响寄生电容的主要参数为Pad半径。 若只探讨D1与寄生电容的关系，可得出下面曲线 :
& u! p/ `0 u% V7 L
1 G' }5 x4 _+ S) _% q9 g4 h h. n
当然由上式也知 若板子越厚 其寄生电容越大 所以我们得到过孔的三结论 : 1. 尺寸越小 其寄生电感反而越大 2. 真正影响寄生电感的 是长度 3. 随尺寸缩减而减小的, 是寄生电容 4. 真正影响寄生电容的 是尺寸 5. 板子越薄 其寄生电感跟寄生电容都会较小
# m+ R" W4 ]3 p) q d8 {% f& i8 q5 ]2 d/ O6 N: }
. ?% u) T. M( Y" f4 P# `
『尽可能地把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来』8 D$ F( ^) I2 {- x& T) |
2 R d4 K. {7 {. m& d 这很明显了 就是避免强大的TX 干扰微弱的RX 尤其是像WCDMA这种TX跟RX会同时运作的 会有TX Leakage 亦即其TX讯号 透过Duplexer 灌入到LNA 使其饱和
/ W3 z0 A8 u1 o; T2 z4 }: i S" w0 i4 c
所以Duplexer本身的Isolation,以及Layout就很重要 但即便Duplexer本身的Isolation很好 其Layout也有很好的隔绝 3 B+ h' [ _2 `- `
但若其TX走线与RX走线靠太近 其强大的TX讯号 一样会透过耦合 灌入LNA 使其饱和 进而劣化RX性能
$ e6 s, T2 w) A5 L% \' t
- C. G9 C: {8 D& n5 k$ m/ o1 |, @
『确保PCB板上高功率区至少有一整块地，最好上面没有过孔，当然，铜皮越多越好。』
* w7 G- S) N/ }: M$ }) J* x
7 y1 x, U: j, J% E* g5 @; _ 要有一整块地是对的 但没过孔是错的 一般PA的Layout如下 :
5 h/ |6 w: x. g( j
7 \. v: O ^1 r" W* U
一整块地 当然有助于散热 但表层的地 因为要放组件之故 所以会零零碎碎 完整程度 肯定是不如Main GND
}+ Z8 ~; }. N7 A2 C, Q9 M& f7 u: W& x k- f) B( \
因此需要透过GND Via 把热导到Main GND 若没打GND Via 那么热会积在表层GND 散热差 其RF性能就劣化 另外 不只是要GND Via跟Main GND 其下方第二层 同样也要有GND 当你下层有地的时候， PA散发的热，可以透过GND Via导到下层地，先把热散掉一部分，其余再散到Main GND。 . m% t8 B$ I) ]) ^5 R5 D
但是，如果下层不铺地 $ j+ U# u4 O4 @* P3 Y- @
我们由下图的公式可知，电阻跟导线长度成正比，
1 O$ q: m% m, d s r/ U1 q% _% P而我们又知道 Layer 1 => Main GND的GND Via长度 肯定是比 Layer 1 => Layer 2的GND Via长度 还要来的长 这意味着，如果你光靠Main GND来散热，那么GND Via的电阻会变大， (因为长度较长) 电阻越大，热就越不易传递。换言之，当你下层有铺地， 热可以轻易透过GND Via传导过去(因为距离短 电阻小)。 但下层不铺地， 那么热就不易透过GND Via传导过去(因为距离长 电阻大)。 此时散热效果就大打折扣，最糟情况是热都传不过去Main GND，全都积在PA下方。 而GND Via的数目也很重要 当然是越多越好 因为Via有其内阻 而依据电阻并联公式， + r) \0 a, [8 H# f+ P6 e( B
' b' v# b5 u( a
R是越并联越小 GND Via数目越多 亦即其整体GND Via的阻抗越低 那么热就越能传过去 导热效果越好 2 o6 l, K3 Q; e4 t
. s; m6 P2 {- H5 [: o& [0 C& P+ L( M$ ~" u
『芯片和电源去耦同样也极为重要。』
! i" E) D+ L. u4 H) z n# B; }
* u1 ?! K" G4 W2 i$ \: x; g U/ d" P
由下图可知，摆放稳压电容，确实可减少电源的涟波。 9 K9 \# O0 D5 r' e( {. s
6 |& U1 e: \5 E( V6 |% }+ M* H" j
而稳压电容的摆放位置 也会影响其稳压效果 以GSM为例, 因为GSM为分时多任务机制，其讯号为Burst形式， 故其PA会一直On/Off不停地切换，导致其PA电源端，会有瞬时电流。
: z/ { h9 D% D 若稳压电容够靠近IC， 如此一来，即便有瞬时电流，也能在进入IC前流到GND， 若离IC太远，则瞬时电流便可能直接进入IC。
& ?( y3 X( h( X. {, T( C# F% c5 n" j& F4 [
4 g$ Y& W" c6 y8 L+ B; t
4 I- p/ ^* k" Y8 l; ^" @- l
而这点对于PA更为重要，除了可避免PA电源本身的瞬时电流，透过其它路径，再进入PA本身， 以及避免外来瞬时电流进入PA， 更重要的是，因为PA电源是瞬时电流来源之一， 因此若在靠近PA的VBAT/Vcc处，摆放稳压电容，可使瞬时电流从PA电源端流出时，便立刻流到GND， 而不会透过其它路径，去干扰收发器或PMIC，甚至是PA本身，如下图。 . @; Z3 D ^; ]' F5 }9 w4 q. \' ^; {
e/ T! n4 f( u3 V: V5 W
" Y( v; B! C) }: u) M) ]因此以SKYWORKS的SKY77318为例，其VBATPin脚位，一出来需先加稳压及旁路电容， 否则会将瞬时电流，流入自身的Pin2/Pin6。
' U7 I: Y5 i# Q/ |$ |/ K- w+ |5 V: y% y2 [, w
& ] V J% Z/ s) }0 h# w N J/ p3 u
而落地电容除了如前述，须尽可能靠近IC外， 其GND Pad和IC的GND Pad需个别直接下到Main GND， 而非在表层共享Via，如此方可拥有较佳的稳压与滤波效果。 3 A# S. i' ^ x4 b
# p D5 M9 T4 p$ a) D! C5 r/ \7 g # I+ w) Q8 ~! _: [* J o+ U
『应使RF线路远离模拟线路和一些很关键的数字信号』 & W8 `0 ~+ E P. L4 a6 t
这没啥好说了 高速讯号若靠近RF讯号 其高速噪声会影响其性能 尤其是RX 灵敏度会下降 而RF走线与电源线之间，要保持一定的间距， 否则RF走线会被电源线强大的电流所干扰。 除此之外，RF走线也会干扰电源线，因为虽然在频域上，RF讯号与电源相差甚远，
" _( W( V3 ]0 A {, M; B3 _& ^- ]
# {+ T2 n. y( e+ \* g( t/ m但以时域的波形而言，其RF讯号会载在电源输出的波形上， 导致其波形上会有高频噪声，因此RF走线与电源线之间要互相远离。 5 r# s' @: C/ }. ?+ _/ c D7 a& y
8 \2 T' G# v3 \6 _9 v( W; I2 j
; I4 n4 g" A! e# ]9 J『进入金属屏蔽罩的数字信号线应该尽可能走内层』. V* ~ \0 G" d" r7 [. x
: p. K K; y4 Q/ M
$ a* z$ z( k; H) j2 t如前述 内层走线的优点是屏蔽效果好 你如果害怕高速讯号走表层 其产生的共模辐射 干扰到天线 影响接收讯号 那就靠内层来屏蔽
+ N8 g. I N! ]: \$ X$ a3 n
O) m: b _0 P+ }" `* ?2 O『电感不要并行靠在一起，』
, f {. C2 p7 i$ h+ G
& e4 Q* S3 }0 ^: b3 L- P5 }( _/ u 靠在一起怕会有互感 以致于阻抗偏离 而SAW Filter输入与输出的电感组件，也不宜平行摆放过近， 否则会因互感而影响Out-of-band噪声的抑制能力， 若真的因为Layout空间限制，不得已需靠近，至少要正交摆放，才能使互感量降到最低。
+ m' N' h: R5 f5 V; x& Z6 l
' i# j6 p' R- P$ o5 A
' S @" m G) C! t
0 S$ k( O8 T. G+ b* i% O
& Z( a& H8 y6 m1 M! u4 {
而差分走线的间距越小，则抗干扰能力越好， 但若上述L1306与L1310太靠近，则可能引起互感，导致电感值有所偏差，进而影响抗干扰能力。 因此差分走线的串联电感，最好使用多层式电感，不要使用绕线式电感，这样可使互感量降到最低。
# b# x& s0 ]1 Y$ \3 ^5 I7 U& G& B2 J( S: a ?- d$ T
『通常每个芯片都需要采用高达四个电容』) i o/ R% \. _+ @) r, n, r
+ Q! j) N, j; V, q* x2 u
如果单颗电容的涟波电流耐受度不够，则需并联多颗电容， 其并联数目，依单颗电容的涟波电流耐受度而异，如下图， 若单颗电容的涟波电流耐受度为1A，则需并联6颗，方可承受6A的涟波电流。 但若单颗电容的涟波电流耐受度为2A，则6A的涟波电流，其所需电容数量，可缩减为3颗。 ; b. E" [ M5 e2 Y# X8 I, C8 W: Q8 @
: w% H) V2 z& R) p
# P2 P( Z/ d* P而并联多颗电容的作法，除了可提升整体电容的涟波电流耐受度， 亦可进一步加大Insertion Loss，来提高稳压及滤波能力。 - E4 N$ b' E1 A! J3 D0 d9 k; B- J
C& W6 X& L" o u2 f3 e3 i$ n; ~6 W5 e/ a% C4 C! Q
电容的内部电极层，可看成电阻， 并联越多电容，等同于越多电阻并联，则整体ESR就越低， 并联n颗，则ESR便降低n倍，其公式如下 :
0 {# @% n e4 N* G+ |0 P
$ i7 j% m, z& ^2 ]% E$ l% r! I, V3 |
虽然若并联n颗电容，则整体电容值会加大n倍，理论上其SRF会往低频方向移动， 然而因为其ESL也缩减n倍，而由SRF公式计算 : : N0 C- g; V. M4 |3 @
, G3 A" ~' o2 p( C9 g& B- a+ a# G+ M9 d' T
因此其SRF并不会改变。 : v6 ]0 B8 O: z5 _& s
但是，若设计的电路，其信号变化很快，则表示其噪声的频率范围也越广， 这意味着需要并联大量的同值电容， 但该作法会造成空间及成本上的极大浪费， 此时需使用不同容值的组合，来拓展稳压及滤波的频率范围。
0 X0 r5 |- t d; Y, M- A& H1 a: e' B6 B
1 z4 j5 x0 f5 r- r( A) s( E
上图是33pF与7pF并联的结果，若以-10 dB为基准， 可看出其带宽范围，皆比单颗33pF或单颗7pF来得大， 其绿色箭头即并联后的频率拓展范围。 " ?0 r9 |' Y% w7 l: K+ g
F( R; K' O; c8 G
然而该方式有个该注意的地方，就是反谐振，
& D" A% ]* E9 @' p; H+ Z/ g$ k- w* j4 z, \$ o7 }# K! G! @, S- B
# g. q) \5 p! q0 k5 R# R s8 J由上图可知，C1的电感性区域，与C2的电容性区域，会有个交叉点的频率， 该交叉点正好会产生并联谐振，使阻抗升大，故该频率点称之为反谐振。 而前述已知，落地电容的阻抗越大，则流到GND的噪声就越少， 这意味着反谐振频率点的抑制噪声能力，会大幅下降。
2 [& U4 C" u! i$ ?$ G# Y
9 S/ L; H* {7 u9 v2 {/ V# e. Y! C, m O7 Z
因此并联不同容值的电容时，其电容值差距不宜过大， 因为由前述知，SRF与电容值有关，若电容值相差过大，则反谐振频率点也离C1与C2个别的SRF越远， 而离SRF越远，则Insertion Loss就越小， 因此并联不同容值的电容时，其电容值差距最好不要超过10倍， 如此一来，即便有反谐振，其Insertion Loss也不至于过小， 亦即其反谐振频率点，仍有一定的滤波能力。 ) q1 R; r6 `6 j- t9 d x d
) {" U8 k' g" P* R+ Y% i9 [) j1 ?7 V+ J- l8 I
然而最重要的，仍是电容的ESR， 由上图可知，虽然在1305MHz处，会有反谐振， 但因为其33pF与30pF的ESR都够小，所以反谐振频率点的Insertion Loss，都还有37 dB。 而如下图，虽然两个同值33pF电容并联，没有反谐振问题， 但因为其ESR不够大，以至于其SRF的Insertion Loss，也才28 dB，仍小于上图反谐振频率点的37 dB， 因此虽然电容值的差异，会产生反谐振，但真正决定抑制噪声能力的，仍是电容本身的ESR。
7 q6 }6 S1 q+ p+ ^* `# W8 N( f% c5 e' z0 t% d' C
. W. |& M5 H1 ~
而过了SRF后，则电容会变电感，这使得抑制噪声，以及稳压的能力会下降， 因此需确保噪声频率位于SRF左边。 但由下图可知，同样2000MHz的噪声，虽然分别位于33pF电容之SRF右边，以及3pF电容之SRF左边， 但33pF电容的Insertion Loss，比3pF电容的大上许多，因此相较于SRF，低的 ESR 值更为重要， 因为低的 ESR，可以提供更佳的稳压与抑制噪声能力， 这样即便噪声频率，座落在落地电容之电感性区域，但仍可保有足够的稳压与抑制噪声能力。 % \/ c' t2 q9 g5 | n6 P+ W( \7 F/ g8 P
7 T1 F% r0 [( R$ i7 v& |1 V( \
『为了避免太多电流损耗，需要采用多个过孔来将电流从某一层传递到另一层』* X; ?5 @& x0 N
) ~, o z+ a3 `2 C
) D5 S9 c0 G- f$ R S4 r! E% a0 T; ` M0 \; r
. \) [# |. K# \7 Q( u6 P如上图 前面已说过 Via数越多 其等效阻抗越小 根据V = IR的公式 R越小 当然IR Drop就越小 除此之外 电元走线的长度也不宜过长 线宽不宜过细 因为这都会让IR Drop加大 + u1 d; P. B/ W$ T
4 C- O4 C. c2 _' K7 w' q( J/ h. ~
5 n T( b% s4 B6 I' e g: F
; }( o5 k9 c2 T
l& N' t U7 Z Y% v1 D4 j
& C( |$ t- E+ o( s/ U# w( E/ s2 i$ v& h3 T2 z: t4 [) G6 A- [6 Z$ s
: a+ a H2 ]0 w$ G" X9 H | 
[复制链接]
/1 
发表于 2012-7-5 18:05
收藏
淘帖
支持！
反对！
发表于 2015-3-11 01:36
楼主