本帖最后由 criterion 于 2015-3-11 01:42 编辑 & Y. f: F7 F) G6 v
& o7 s# a9 V( W分几点来讨论好了/ j6 m- k$ D( _1 v5 g0 E
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『使输入远离输出』
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不管是PA 还是LNA 肯定都是输出功率 大于输入功率 如果输出走线离输入走线太近 很可能强大的输出讯号 会因耦合 灌入到PA或LNA 那么就会饱和 产生非线性效应 以及Gain的下降 那么Tx或Rx性能就会劣化 至于自激的话 这要请高人来解释
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『尽可能将RF线走在表层上。』
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表层走线具有许多优点 1. 可有最短距离 减少损耗 2. 相较于内层走线 阻抗控制较容易做到50奥姆 哪种迭层都一样 3. 避免阻抗因Via的寄生效应而偏离 4. 同样50奥姆要求 同样都是以邻层为参考地 表层走线的线宽较宽 损耗较小 唯一的致命伤 就是容易受干扰 (RX讯号) 以及容易去干扰别人(TX讯号) 所以表层走线不宜过长 (过长就失去其可拥有最短路径的优势了) 一般会用到内层走线 一般都是考虑到屏蔽 以及表层没空间走线 或是走表层线会拉得过长 就会走内层
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『过孔尺寸减到最小不仅可以减少路径电感』 - b5 y8 z% s) C
这个讲法有点怪!
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h是Via长度，D1是Pad半径,
# m" q0 J0 R( m6 X# d6 J7 m 由上式我们发现寄生电感也与Pad半径有关， 半径越小，其寄生电感应该是越大，而非越小, 1 f$ S- c0 ]6 W# O E+ f& Y
而且过孔越小, 表示制程越精密, 那么成本就越贵 另外 其实真正影响过孔寄生电感的, 是其长度 尺寸影响不大 长度越大，其寄生电感越严重。而越厚的板材，等于h越大，当然其寄生电感也越严重。 会随尺寸缩减而减小的, 应该是过孔的寄生电容 如下式跟下图 : ( l f H2 x* Z1 R
2 y8 Q. F8 j% Y" b3 O# B+ k T是板材厚度，D1是Pad半径，D2是Anti-pad半径。 由上式可知，影响寄生电容的主要参数为Pad半径。 若只探讨D1与寄生电容的关系，可得出下面曲线 : # {6 g& n; u' i' ^
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当然由上式也知 若板子越厚 其寄生电容越大 所以我们得到过孔的三结论 : 1. 尺寸越小 其寄生电感反而越大 2. 真正影响寄生电感的 是长度 3. 随尺寸缩减而减小的, 是寄生电容 4. 真正影响寄生电容的 是尺寸 5. 板子越薄 其寄生电感跟寄生电容都会较小6 B7 o& |$ r4 K! ^' E/ \# n
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『尽可能地把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来』4 x' l* d9 W. R' e0 \3 [' h" A
0 O" Q5 N8 k7 G5 i" @1 |7 B 这很明显了 就是避免强大的TX 干扰微弱的RX 尤其是像WCDMA这种TX跟RX会同时运作的 会有TX Leakage 亦即其TX讯号 透过Duplexer 灌入到LNA 使其饱和
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所以Duplexer本身的Isolation,以及Layout就很重要 但即便Duplexer本身的Isolation很好 其Layout也有很好的隔绝
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但若其TX走线与RX走线靠太近 其强大的TX讯号 一样会透过耦合 灌入LNA 使其饱和 进而劣化RX性能
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『确保PCB板上高功率区至少有一整块地，最好上面没有过孔，当然，铜皮越多越好。』' J& T- c( z+ S4 k9 e6 c
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要有一整块地是对的 但没过孔是错的 一般PA的Layout如下 : ; @: {. T, W# S( P) k# p& @
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一整块地 当然有助于散热 但表层的地 因为要放组件之故 所以会零零碎碎 完整程度 肯定是不如Main GND
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因此需要透过GND Via 把热导到Main GND 若没打GND Via 那么热会积在表层GND 散热差 其RF性能就劣化 另外 不只是要GND Via跟Main GND 其下方第二层 同样也要有GND 当你下层有地的时候， PA散发的热，可以透过GND Via导到下层地，先把热散掉一部分，其余再散到Main GND。
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但是，如果下层不铺地 . U! H6 g# U/ }/ T7 S9 x. ]3 q( W
我们由下图的公式可知，电阻跟导线长度成正比，
" o! O& z9 K1 l1 W1 M而我们又知道 Layer 1 => Main GND的GND Via长度 肯定是比 Layer 1 => Layer 2的GND Via长度 还要来的长 这意味着，如果你光靠Main GND来散热，那么GND Via的电阻会变大， (因为长度较长) 电阻越大，热就越不易传递。换言之，当你下层有铺地， 热可以轻易透过GND Via传导过去(因为距离短 电阻小)。 但下层不铺地， 那么热就不易透过GND Via传导过去(因为距离长 电阻大)。 此时散热效果就大打折扣，最糟情况是热都传不过去Main GND，全都积在PA下方。 而GND Via的数目也很重要 当然是越多越好 因为Via有其内阻 而依据电阻并联公式，
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R是越并联越小 GND Via数目越多 亦即其整体GND Via的阻抗越低 那么热就越能传过去 导热效果越好 |$ l: q2 n( w4 y
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( X$ a* u5 l- f7 u% }『芯片和电源去耦同样也极为重要。』 p h/ z( a; z" k( Y& g" u
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由下图可知，摆放稳压电容，确实可减少电源的涟波。 ( k7 m( j* C4 y9 F& }
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/ ^9 d% p! W. d! k而稳压电容的摆放位置 也会影响其稳压效果 以GSM为例, 因为GSM为分时多任务机制，其讯号为Burst形式， 故其PA会一直On/Off不停地切换，导致其PA电源端，会有瞬时电流。' ]+ F1 I6 T$ n: W4 S
若稳压电容够靠近IC， 如此一来，即便有瞬时电流，也能在进入IC前流到GND， 若离IC太远，则瞬时电流便可能直接进入IC。 ! Q# K* ^# r+ @, {
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而这点对于PA更为重要，除了可避免PA电源本身的瞬时电流，透过其它路径，再进入PA本身， 以及避免外来瞬时电流进入PA， 更重要的是，因为PA电源是瞬时电流来源之一， 因此若在靠近PA的VBAT/Vcc处，摆放稳压电容，可使瞬时电流从PA电源端流出时，便立刻流到GND， 而不会透过其它路径，去干扰收发器或PMIC，甚至是PA本身，如下图。
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因此以SKYWORKS的SKY77318为例，其VBATPin脚位，一出来需先加稳压及旁路电容， 否则会将瞬时电流，流入自身的Pin2/Pin6。
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) v, f, ] s+ I/ w而落地电容除了如前述，须尽可能靠近IC外， 其GND Pad和IC的GND Pad需个别直接下到Main GND， 而非在表层共享Via，如此方可拥有较佳的稳压与滤波效果。 ; X- @7 {" U1 l, D$ I) p: H" P" k' s
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『应使RF线路远离模拟线路和一些很关键的数字信号』
+ `4 t7 [2 _% p4 c# _! b这没啥好说了 高速讯号若靠近RF讯号 其高速噪声会影响其性能
尤其是RX 灵敏度会下降 而RF走线与电源线之间，要保持一定的间距， 否则RF走线会被电源线强大的电流所干扰。 除此之外，RF走线也会干扰电源线，因为虽然在频域上，RF讯号与电源相差甚远， ; E) B. s2 M2 q& j+ ^2 e: _
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但以时域的波形而言，其RF讯号会载在电源输出的波形上， 导致其波形上会有高频噪声，因此RF走线与电源线之间要互相远离。 , }* O4 x* R( O! U4 q6 v8 O0 I
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3 W' C6 w( v# j& U& N『进入金属屏蔽罩的数字信号线应该尽可能走内层』. U0 [1 i! A& S" G
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如前述 内层走线的优点是屏蔽效果好 你如果害怕高速讯号走表层 其产生的共模辐射 干扰到天线 影响接收讯号 那就靠内层来屏蔽 d) `1 Q* y: T$ Y# \9 h4 m5 k
/ ~! u. x" W# p9 ~1 `『电感不要并行靠在一起，』3 e" {+ \0 N3 d
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靠在一起怕会有互感 以致于阻抗偏离 而SAW Filter输入与输出的电感组件，也不宜平行摆放过近， 否则会因互感而影响Out-of-band噪声的抑制能力， 若真的因为Layout空间限制，不得已需靠近，至少要正交摆放，才能使互感量降到最低。 - P4 T7 m, l% W" [. G" L
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而差分走线的间距越小，则抗干扰能力越好， 但若上述L1306与L1310太靠近，则可能引起互感，导致电感值有所偏差，进而影响抗干扰能力。 因此差分走线的串联电感，最好使用多层式电感，不要使用绕线式电感，这样可使互感量降到最低。 # A3 I" R! J( p
' x% O" x7 O8 u『通常每个芯片都需要采用高达四个电容』
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如果单颗电容的涟波电流耐受度不够，则需并联多颗电容， 其并联数目，依单颗电容的涟波电流耐受度而异，如下图， 若单颗电容的涟波电流耐受度为1A，则需并联6颗，方可承受6A的涟波电流。 但若单颗电容的涟波电流耐受度为2A，则6A的涟波电流，其所需电容数量，可缩减为3颗。 $ T: p3 A' R# M" H" |; j
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! z6 k4 A& L( l4 X而并联多颗电容的作法，除了可提升整体电容的涟波电流耐受度， 亦可进一步加大Insertion Loss，来提高稳压及滤波能力。
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' S6 E0 O( {: [' h% l电容的内部电极层，可看成电阻， 并联越多电容，等同于越多电阻并联，则整体ESR就越低， 并联n颗，则ESR便降低n倍，其公式如下 : 8 i3 ~: e$ d+ }
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Y" G7 S/ {2 {4 z虽然若并联n颗电容，则整体电容值会加大n倍，理论上其SRF会往低频方向移动， 然而因为其ESL也缩减n倍，而由SRF公式计算 : 3 n$ @! o. p) J. K3 g5 [, o5 q8 X
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3 m3 s6 L% M( ^" Y) Q0 h" Q因此其SRF并不会改变。 ' u4 }/ T* i* M$ b
但是，若设计的电路，其信号变化很快，则表示其噪声的频率范围也越广， 这意味着需要并联大量的同值电容， 但该作法会造成空间及成本上的极大浪费， 此时需使用不同容值的组合，来拓展稳压及滤波的频率范围。
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) r5 k# l: _6 _5 ~上图是33pF与7pF并联的结果，若以-10 dB为基准， 可看出其带宽范围，皆比单颗33pF或单颗7pF来得大， 其绿色箭头即并联后的频率拓展范围。
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然而该方式有个该注意的地方，就是反谐振， $ U1 S5 l+ o: y! ~" |
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由上图可知，C1的电感性区域，与C2的电容性区域，会有个交叉点的频率， 该交叉点正好会产生并联谐振，使阻抗升大，故该频率点称之为反谐振。 而前述已知，落地电容的阻抗越大，则流到GND的噪声就越少， 这意味着反谐振频率点的抑制噪声能力，会大幅下降。 ) @- \5 s2 Y+ l4 Y9 g2 ~& h, f
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因此并联不同容值的电容时，其电容值差距不宜过大， 因为由前述知，SRF与电容值有关，若电容值相差过大，则反谐振频率点也离C1与C2个别的SRF越远， 而离SRF越远，则Insertion Loss就越小， 因此并联不同容值的电容时，其电容值差距最好不要超过10倍， 如此一来，即便有反谐振，其Insertion Loss也不至于过小， 亦即其反谐振频率点，仍有一定的滤波能力。
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然而最重要的，仍是电容的ESR， 由上图可知，虽然在1305MHz处，会有反谐振， 但因为其33pF与30pF的ESR都够小，所以反谐振频率点的Insertion Loss，都还有37 dB。 而如下图，虽然两个同值33pF电容并联，没有反谐振问题， 但因为其ESR不够大，以至于其SRF的Insertion Loss，也才28 dB，仍小于上图反谐振频率点的37 dB， 因此虽然电容值的差异，会产生反谐振，但真正决定抑制噪声能力的，仍是电容本身的ESR。 3 }' y7 {2 {3 W( Q, z
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而过了SRF后，则电容会变电感，这使得抑制噪声，以及稳压的能力会下降， 因此需确保噪声频率位于SRF左边。 但由下图可知，同样2000MHz的噪声，虽然分别位于33pF电容之SRF右边，以及3pF电容之SRF左边， 但33pF电容的Insertion Loss，比3pF电容的大上许多，因此相较于SRF，低的 ESR 值更为重要， 因为低的 ESR，可以提供更佳的稳压与抑制噪声能力， 这样即便噪声频率，座落在落地电容之电感性区域，但仍可保有足够的稳压与抑制噪声能力。
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『为了避免太多电流损耗，需要采用多个过孔来将电流从某一层传递到另一层』
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如上图 前面已说过 Via数越多 其等效阻抗越小 根据V = IR的公式 R越小 当然IR Drop就越小 除此之外 电元走线的长度也不宜过长 线宽不宜过细 因为这都会让IR Drop加大 . g; a; {4 s0 \4 A7 T
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8 o6 @' b' N' h+ p# h: g% c其他详细原理 可参照 , g1 x' C$ @, y: @+ ~
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Layout Concern about Trace, Ground and Via
1 l/ b5 F7 k$ {: P# d' C差分信号之剖析与探讨
* T# t! {$ i. g, T1 a上集_磁珠(Bead)_电感(L)_电阻(R)_电容(C)于噪声抑制上 ... 0 G# E3 v5 G# n, f
中集_磁珠(Bead)_电感(L)_电阻(R)_电容(C)于噪声抑制上 ...
/ U$ U4 }5 y; f% k7 E ~9 a6 A 下集_磁珠(Bead)_电感(L)_电阻(R)_电容(C)于噪声抑制上 ... + G1 ? p3 G" i" d* }
PCB, 灌孔(Via), 屏蔽, 时钟讯号, 与接地对天线灵敏度之 ...
0 D( F2 Y" I. E" k6 A 高速数字讯号对于手持产品天线灵敏度之影响与探讨 + Q) B" k, y# v7 X0 s/ n
PA下方不铺地 对RF性能之危害
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( C/ r; k9 b- I+ e
& |2 w s$ {) N/ J; J' ^! P, H. \在此就不赘述
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发表于 2012-7-5 18:05
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