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eeicciee 发表于 2012-6-12 09:25 " C1 d0 @' U; o+ @
1、J9出来的线都应该是差分对,你没走成差分对
; m' K; l% |( {+ M; M7 Y7 y" {3 V2、J25(是个电容,由此可见,器件命名有待规范和统一)的差 ...
7 i6 Y9 \# f2 S! |& ^很感谢你的点评。
$ z8 O$ w9 l8 X, D- z在这里我说一下:J9与J12的两组信号线都不需要差分形式的走线,J12的两根信号线只是需要一点点等长要求,J9是两颗功放的信号线,其中一个功放是预留出来的。8 }% K8 F+ H" {$ t9 T, s6 t) C% S
J25并不是电容,而是咪头,也不是差分网络,可能是我的走线习惯,遇到一组两根线我会两根线同时走线,可能就无意中走成了差分形式。, |, W- k5 z9 C+ y1 g$ W( @
那个MAKE点是放在工艺边上面的,我们公司的规定,工艺边上3个Make点4个安装孔,我也没办法。/ J& u/ Z0 [7 g2 v$ X2 m
“keep out层和负片的边界没有很好的重叠”这句话我不是很理解,请教一下,我现在内点层都是做的正片,这个负片和板框之间还有什么要求么? m; V9 p; \! t( x" V; q
确实,我也好好看了下,在接插件方面,有些接插件的背面的器件我放的确实离的有点近,对焊接上来说有点挑战。不过也还好,可能是我们每个人的库的精度不一样,我自己做的库都会留有很大的余量,器件干涉还不算很大。上一次的板子做出来以后看了下(上次是在外面机贴回来的),都没有什么问题,我也就小小的偷了下懒了{:soso_e113:}。 |
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