了解芯片封测工厂中静电导致的生产问题

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芯片封测工厂的静电问题简述

芯片制造由前端的Wafer Fabrication（晶圆厂）与后端的Chip Assembly & Testing（芯片封装与测试）两个阶段。相比Wafer Fab，芯片封测工厂中的静电问题较为普遍而且高发。静电造成的问题以ESD（Electro-Static Discharge，静电释放或静电放电）导致的芯片电性不良为主。

图1，静电导致的芯片电性不良-leakage

芯片封测工厂中的静电来源

芯片封测工厂中的静电产生，主要来自于各制程设备操作与生产工序的相关过程，主要包括：

1.封装阶段wafer切割blue tape的贴膜（taping）与撕膜（peeling）过程的静电在wafer上的产生与累积。

2.高压rinsing过程wafer上的静电带电与静电累积等；

图2.高速[color=rgb(51, 51, 51) !important]流体产生静电的情形

3.自动化设备取放die、chip过程产生的静电与累积；

图3.Die attachment机台中吸取Die产生静电的情形

4.其他制程设备中的静电产生情形。

芯片封测工厂静电导致芯片不良的方式

静电导致芯片发生电性不良（功能[color=rgb(51, 51, 51) !important]失效及电气可靠性下降），主要表现为wafer上方的静电累积过高导致绝缘膜层电性损坏（集中于wafer sawing工序中的HPW ringsing中），与静电放电（Electro-Static Discharge，ESD）过程产生的快速电流脉冲stress绝缘介质膜层引发击穿失效（主要发生于wafer的probing test，封装测试阶段的die attachment、wire bond及各种电性测试工序）。

图4.wafer正面的高静电导致芯片中绝缘介质膜层击穿而导致电性不良的情形

图5.芯片带高静电触碰到接地金属部件发生ESD的情形

图6.芯片封测工厂中典型的静电导致芯片不良的情形：电测机台关键位置存在高静电源导致芯片发生FI-CDM ESD