基于 FPGA Vivado 信号发生器设计（附源工程）

FPGA技术江湖

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本篇掌握基于 FPGA Vivado 信号发生器设计（附源工程），掌握基于添加文件和IP的Vivado工程设计流程，掌握基于Tcl的Vivado工程设计流程，学习信号发生器的基本组成结构。获取本篇相关源工程代码，可在公众号内回复“信号发生器设计源工程”。

信号发生器能够产生频率波形可调的信号输出，目前仅限于1Hz~4999Hz频率范围，波形可选择三角波，方波，锯齿波，以及正弦波。本系统在Basys3上构建了一个简易信号发生器，简化框图如下：

原理：首先，通过按键设置波形的频率，并通过拨码开关设置波形的种类（一共有正弦波、三角波、方波、锯齿波四种）。频率值可以通过数码管显示。片上的输出时钟计算模块能够根据设置好的频率值，计算波形查找表的输出时钟，以及生成查找表的地址。查找表根据波形选择模块，决定输出何种波形数据，并在输出时钟的驱使下，输出波形数据。最后，片上的DA模块将波形数据发送给外部DA。本设计通过Basys3外接Pmod-DA1模块，进行DA输出。

基于添加文件和IP

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1） 双击桌面图标打开Vivado 2017.2，或者选择开始>所有程序>Xilinx Design Tools> Vivado 2017.2>Vivado 2017.2；

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3） 将新的工程项目命名为‘lab5’，选择工程保存路径，勾选‘Create project subdirectory’，创建一个新的工程文件夹，点击Next继续；

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5） 选择目标FPGA器件：xc7a35tcpg236-1或Basys3；

2. 添加已经设计好的IP和HDL文件

源文件位于Basys3_workshop\sources\lab5\Src\HDL_source

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4) 点击OK完成添加；

5.1 在Flow Navigator中展开PROJECT MANAGER，选择IP Catalog；

5.2 在右侧IP Catalog窗口的搜索框中搜索‘clocking’，双击‘Clocking Wizard’开始配置IP；

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5.3 配置IP。

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5.3.2 选择‘Output Clocks’，设置2路输出时钟（100MHz和50MHz）；

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5.4 同样的，在IP Catalog窗口中添加Divider Generator，配置如下图如下图所示：

5.5 同样的，依次在IP Catalog窗口中添加debounce和seg7decimal这两个IP，使用默认IP设置，无需另外配置，并且Generate Output Products，完成后Sources窗格中如下图所示：

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6) 添加HDL文件至工程

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7.1 在Flow Navigator中展开PROJECT MANAGER，选择Add Sources；

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7.4 找到约束文件路径Basys3_workshop\sources\lab5\Src\Constraint，选中并添加‘signal_gen.xdc’文件；

7.5 勾选‘Copy sources into project’，点击Finish完成添加。

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3. 综合、实现、生成比特流文件

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1. 基于Analog Discovery2

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2） 在左侧的功能选择栏选择‘Scope’，使用示波器

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按照下图连接方式，首先将Pmod-DA1模块插入在JC口上方，同时将OpenScope的示波器CH1的输出引线1+（橙色）和1-（橙白色）分别与Pmod-DA1模块的A1和GND相连接。

2） 在Windows工具栏右侧，右键Digilent Agent图标，选择‘Launch WaveForms Live’，在浏览器中打开WaveForms Live；

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Big_pig

FPGA太难学了。也没有资料

snutqq

看看，用的哪款ADC？