最近做的一块PCB,发上来大家帮忙看看.

xsl326835

USB走线最好还是用地平面做参考吧？直插晶振比贴片晶振便宜很多吗？

77991338

xsl326835 发表于 2012-5-11 14:56
# S* K$ R0 e, \5 i( o2 e这个板不是用AD画的，应该是allegro转过来的吧？从机械层余留信息及缺省网标可以看出。

# K7 ~. l3 T. S- A7 S高手啊,呵呵,这都看出来了,因为这个项目是正在研发状态,板子的结构与外框暂时用的是以前一个项目的外框,这样就能暂时不用去开模,板框是我从以前用allegro画的项目调过来的.

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因为这板子是第一次,还是不成熟阶段,还是有很多考虑不周到的问题,谢谢大家帮我提出来了,在后面的改板中肯定会采纳大家的意见,争取做好.

yuxiaoxiaohaha

很厉害了已经 羡慕嫉妒恨啊

brace1108

part99 发表于 2012-5-10 13:45
) I/ U, |& d4 a0 m5 d2 _; Y# i另外，还发现一些问题，楼主看看是否需要改：
8 F; F  e% @5 T1. 差分线的间距没有走好，我看到USB走5-6-5， 其他有的走5- ...

问一下不专业的问题，为什么楼主的PCB我在PCB面板下的Differential Pairs Editor下没有发现有差分对啊？怎么看的出来PCB中哪里走的是差分线？谢谢了

shuiyu123

% [) s- {5 j) G" z1 F
既然做了4层（阻抗控制会更好，若是二层阻抗一般就很难控制.）为什么不做内电层的分割？？且内电层分割应该对应布线阻抗来参考选择分割或者或全都选择地平做的参考，应该也要处理好，因为此PCB里面内电层采用的是正片的做法，所以楼主还是要在内电层敷铜！！
使用allegro时，很多的人都采用正片的做法！！
1 S, }7 X5 P( p0 G7 x9 D' o& H
个人之见！
% O$ C" q( E5 ?' g! c' G

mcu200689

part99 发表于 2012-5-10 13:45
另外，还发现一些问题，楼主看看是否需要改：
3 L3 _1 g. [1 j# j4 e1. 差分线的间距没有走好，我看到USB走5-6-5， 其他有的走5- ...

你好 请问USB差分阻抗90欧姆是怎样做的呢

旅行者A1

好贴，收藏了

LHF123456

差分线有的地方耦合度不是很统一，虽然不清楚信号质量要求多高，但是如果能处理完美还是觉得会好点，毕竟做这行多多少少也有点强迫症（差分对处理可以参照英特尔资料来处理方式）
既然添加了两个内层来针对差分线的阻抗匹配，但是我看到阻抗线的相邻层断层或者跨分割的情况。
CAN信号正常宽度20mil即可，最好是可以全程包地，
4 M: Q# n' u) R! K+ p0 b0 ~GPS处 进行了地的区分，建议两个地直接的距离加大到1MM 全层做一致。现状看来，正反面分割还不是很一致。电感再放置反面做一点连接，这样美观度要需求上面都能做到极致一点。
0 j7 _* J* ~' X* i晶振方面的话，不管他是否有属于自己的地都需要进行单独包地，然后再做一点连接到外面大地上面。如果能做到全层净空是最好的，有局限性的话，做相邻层即可。
% k8 C. Q: O. Z" r' Z  lDIP器件反面器件有点太近，量产要求DIP器件反面需要做3MM器件禁布区，就算是样版阶段也应该需要做个1MM的禁布区，以便后面的返修各方面。
螺丝孔附近的小器件尽量也稍微远点，以前有过案例放置两三MM在上钻头的时候，强度太大，把器件直接翘起了。当然这个属于小概率事件。
板子外形有的边角做直角处理有的做弧形，建议统一做弧形 。既美观也不会伤手
# L6 e% a$ p# U: x5 j2 \板子上空余的地方虽然也做了地孔的加强，我觉得应该除了大面积空的地方进行规律的孔放置也需要看看孤岛铜的地方是否可以通过调整线或者进行地孔来避免。
) H1 b$ o  r; b2 R7 K( C+ O铜皮的如何能都切换成散热处理最好了。大电源处再手动加强一下。这个对焊接方面有好的一面。
8 c3 g3 |" \% @# _以上，是我简单看了一下数据得到的一些感想。
不可否认在2012年能做到这个地步，虽然不是达到完美程度。但是也是可圈可点，想必今日的你已经变得足够强大。
* Q* _; e( j2 H- F7 Y+ N! J" o/ i以上，是一个2015入行的新人给予你最大的致敬:victory:
- _8 b: W& t! }( ~

ldezgr

人啊，加油