请教高手，关于Relative propagation delay中线的长度计算问题

huiyanhuishi

         各位大侠，在给DDR2做Relative propagation delay时，发现Constraint information中除了ETCH LENTH还有一个ZALL，请问ZALL是什么？是Via等的等效长度吗？谢谢……附对DDR2 NET的Show Element：

LISTING: 1 element(s)
. u( @7 [1 G7 n5 t. s" ]
              < NET >              

  Net Name:            MFPGA1_DDRD23
; Y5 |% D% B! ]$ a+ P9 [4 K# r: R  Member of Bus:       MFPGA1_DDR_DATA2

* h: r0 m% F5 S, o! f) D$ A  Pin count:              2
6 U5 O) S6 [( L) A2 V$ R6 Z* ?  Via count:              2
7 h- C3 z7 b( G2 Q6 d  Total etch length:      1964.069 MIL
  Total manhattan length: 1135.851 MIL
  Percent manhattan:      172.92%
6 @- E; |4 v0 H/ v8 P
+ [& P3 g' [- p" J) Z' t  Pin                     Type      SigNoise Model        Location
. R/ T- l: p- V8 Q/ d# e9 o9 f  ---                     ----      --------------        --------
/ {" Q( v  _, {. H7 L6 L% m- V  U801.F9                 UNSPEC                          (-1984.000 6603.717)
# Q. I3 k# N  V! k& c  U796.C18                UNSPEC                          (-2351.016 5834.882)

  No connections remaining
+ @! G- i4 X4 _# \, ^- ~
; a9 L& ^/ X+ T6 R  Properties attached to net
& j/ ?7 n+ {% i& k5 C    FIXED
2 _- t+ T6 B  [- H0 E5 w    LOGICAL_PATH      = @dw5vlx_all_20120504_1800.schematic1(sch_1):mf
( F% t9 S, Y" \( O) H3 K- [                        pga1_ddrd23
2 U; I# |) j8 {    BUS_NAME          = MFPGA1_DDR_DATA2

  Electrical Constraints assigned to net
& V; B. S4 d  V3 \2 H9 L    relative prop delay: global group MFPGA1DDR_GROUP_DQ from AD to AR  delta=0.000 MIL  tol=10.000 MIL
7 _) p! R5 M% S) [. o
  Constraint information:
    (RDly) U796.C18 to U801.F9  min= 1966.14 MIL  max= 1986.14 MIL  actual= 1980.741 MIL
                   target=  (MFPGA1_DDRDQS3P) U796.G20 to U801.B7
4 G9 O/ w! |$ m! y3 c            (-2351.016,5834.882) pin U796.C18,UNSPEC,TOP/TOP
      24.812 MIL cline TOP
            (-2333.471,5852.427) via TOP/BOTTOM
      1917.397 MIL cline 03IS01
            (-1999.457,6588.260) via TOP/BOTTOM
- m  U4 u0 W+ ^5 a% @; S. U      21.859 MIL cline TOP
            (-1984.000,6603.717) pin U801.F9,UNSPEC,TOP/TOP,Zall=16.672 MIL
, ]9 Q& V: J, a
( [  J, G$ J1 z1 l  Member of Groups:
* V% ^( g/ F, x3 |( j    MATCH_GROUP     : MFPGA1DDR_GROUP_DQ
    BUS             : MFPGA1_DDR_DATA2

flyingc381

Zall指过孔在Z轴的所有延时！！

huiyanhuishi

flyingc381 发表于 2012-5-9 18:29
Zall指过孔在Z轴的所有延时！！

- A" T9 P& U% B3 V" p" m! A! D1 d也就是说，在做Relative propegation delay时，delay time是包含此Zall的，是吧？delay time= Etch Length time delay + Zall time delay,是吗？

flyingc381

Yes