imx6ull DDR3 的DQS信号为什么要并联电容呢？

6688hyc

! }3 g, T4 w; W" O, e如图，主芯片是IMX6ULL 外界的DDR3L，为啥在DQS信号上会并联2.2pF电容呢？
另外DDR3L的CLK信号上为什么要并联470欧姆的电阻呢？
* h4 h2 I$ t; O  t请大佬赐教。感谢

zjsxuw

按器件手册提供的电路图接就可以

hepj

用来去除差模干扰，一般放在信号发射端。

6688hyc

hepj 发表于 2023-6-26 08:51
0 g( ^' \2 l0 O  l/ x. x2 e2 Q/ E0 P用来去除差模干扰，一般放在信号发射端。

感谢回复。为什么要去除差模干扰呢？我看很多板子的DDR上都不带这个的呀

cangcang2

可以关联看下我论坛里的另外一片帖子https://www.eda365.com/forum.php?mod=viewthread&tid=68075&page=1#pid1437868

killer00

cangcang2 发表于 2023-6-27 14:14
可以关联看下我论坛里的另外一片帖子https://www.eda365.com/forum.php?mod=viewthread&tid=68075&page=1#p ...

1 {4 u' g& s: [# g:victory::victory::victory::victory::victory:
2 D' J! c4 ~; \. U) h+ H7 ~9 y

6940

一般DDR前端和后端放电容都是去掉差模干扰，消除尖峰

6688hyc

6940 发表于 2023-6-30 09:08
# n0 o% y7 i0 F1 o4 w, k; u; {* w一般DDR前端和后端放电容都是去掉差模干扰，消除尖峰

. R8 u# c* L1 s3 A( ~为什么有的放，有的不放呢？

6940

6688hyc 发表于 2023-7-1 12:10
  O/ k0 h) K5 t7 a& L- T! Z为什么有的放，有的不放呢？

因为设计需求不同，所以有些有，有些没有。
) l0 i' Y, X& h4 F* K* J

6688hyc

6940 发表于 2023-7-4 08:48
因为设计需求不同，所以有些有，有些没有。

设计需求 有什么不同呢？

发多少54

有什么不同呢？8 ?7 Y6 \0 C5 F( d: