FPGA零基础学习之Vivado-FIFO使用教程

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系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。本次带来Vivado系列，FIFO使用教程。话不多说，上货。

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FIFO使用教程

FIFO的英文全称叫做First in First out，即先进先出。这也就决定了这个IP核的特殊性，先写进去的数据优先被读出，所以，FIFO是不需要地址信号线的，这也是它的一大特点，通常用来做数据的缓存，或者用来解决高速异步数据的交互，即解决了跨时钟域的问题。此外，FIFO还有一个特点，就是数据被读出之后就不存在了，不像RAM和ROM一样，数据被读出后还存在。所以我们如果想进行多次的读，那么就需要进行同样次数的写。

) q* c/ I' M, \* h' [. {4 U

FIFO分为同步时钟和异步时钟，同步FIFO指的是读写使用同一个时钟，在时钟沿信号来的时候进行读写。异步FIFO是指读写在不同时钟下进行，这样我们可以实现读写不同速度。

那么接下来，我们就来实现一下异步FIFO的读写过程。

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上图为选择异步FIFO之后的图示，在这个图示中，我们给大家解释一下每个信号的含义。

# h; I: ~2 I2 c2 f

FIFO_WRITE：

full：FIFO的满信号，当FIFO的存储空间写满了之后，此信号拉高，否则为低。此信号为FIFO的输出信号。

& ^% Z+ g- n2 h2 w% k$ w! s* O' _

din[17:0]:FIFO的数据输入，写进FIFO的数据通过此信号线进入FIFO。

' q5 h- W; f3 a" O/ C3 u

wr_en：FIFO的写使能，当我们要往FIFO里面写入数据时，拉高此信号。此信号为FIFO的输入。

FIFO_READ：

+ }& V; f0 Z! B9 y1 z& W8 v

empty：FIFO的空信号，当FIFO的存储空间空了之后，此信号拉高，否则为低。此信号为FIFO的输出信号。

dout：FIFO的数据输出，读出FIFO的数据通过此信号线输出。

rd_en：FIFO的读使能，当我们要从FIFO里面读出数据时，拉高此信号。此信号为FIFO的输入。

: s6 F7 l4 n( g1 J

rst:FIFO复位，默认高电平有效。

. v, z0 A' Q% Z/ w) y

wr_clk：写时钟

rd_clk: 读时钟

wr_rst_busy:写复位忙信号

6 l: }: z0 g# \7 d/ q- O" E# L

rd_rst_busy:读复位忙信号

在了解了FIFO的端口之后，我们来实现一个应用实例。比如，我们以10MHz的速度往FIFO里面写数据，写满之后，在20MHz的时钟下将数据读出，一直读空。当然，在显示应用中，FIFO的读写是可以同步进行的。

首先，我们先来新建工程。

新建好之后，我们先调用一下IP核：

: M: i# X  {% S4 J

, k$ G% T# i  F  Z, m

在IP核管理器界面，搜索FIFO，然后选中图示所选项双击打开。

( J, ]7 L+ ^  p, l

7 b0 n7 t$ O0 K( s" c/ \

+ ]/ [" H7 q; p' C; z2 B& u/ U. }

在FIFO类型选项，我们选择异步FIFO。刚打开默认的选项为同步FIFO。

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在数据端口配置界面，我们将数据位宽改为8bit，深度使用1024。

复位端口在这就不再使用了，所以勾选位置取消掉。

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+ C: q1 t0 d- W. c4 d) I" Q

在此界面出现了almost full flag和almost empty flag。这两个信号是几乎满或空的标志信号，在此实验中，我们不使用。

# Y) [: r- Y7 i; M& f2 P( F

Data count是FIFO数据用量计数器，代表了此时FIFO的内部存储被使用的情况。假设我们写进去了10个数，那么两个计数器都为10。

7 l; h$ `  ^! H: W

此界面为IP核的信息，在此界面可以看出，我们的读写深度发生了变化，我们在前面设置的深度为1024，但是在此处显示的却是1023。原因是因为FIFO结构的特殊性，并不是我们设置的有问题。所以，在我们这个异步FIFO中，深度为1023。

# z* Z# _! W9 x" Y; X& V$ `

# A! \) I1 ~/ P

4 m1 |" U* O+ s: K$ L" t6 u  R/ U/ {

点击OK直接生成。在点击Generate。

8 x! G: l( m0 N$ M/ g8 J& s( U

此外，我们还需要两个不同时钟，在这里我们使用锁相环生成。

  a6 [" s5 V, W4 a6 {

在管理界面搜索clock。配置过程我们在此前已经讲过，就不在过多叙述。

& B4 i9 X# p, x# Q, y7 i' E. h

接下来我们写一下fifo的写控制器，代码如下:

/ p  i0 _- E4 B* B* v

因为我们的实验是读空了才写，所以我们用状态机来做，先判断FIFO是否为空。读控制器代码如下：

顶层代码如下：

! |& f: S6 D" Z+ l. ]) _$ i( ]/ l# t

代码写完之后，我们写个仿真验证一下波形，代码如下：

打开波形之后，我们将读写控制模块的信号全部添加到波形窗口：

添加好之后，点击restart和run-all

- m' g; X% j; e/ d

由于波形默认运行10us，我们观察不到全部波形，所以，在此我们继续点击run-all，然后点击break，让仿真停止。

& Y- r5 |& c+ r+ k+ B0 r1 ?

然后，我们观察波形：

* J/ L' G# Z. W4 B4 \2 _

在波形里面可以清楚的看到我们的fifo_data_in和q的波形，一长一短。这是因为读的速度快，所以波形维持的时间短。写数据的时间长度是读数据时间长度的两倍。

然后放大波形观察其他信号：

0 V9 A  \) D# w& j, H

9 h8 v5 f1 h- A' w# H3 L

在黄色光标位置，可以看到满信号拉高了，然后写使能就拉低了，状态开始进入到读。在读使能拉高之后，输出q就有了数据，但是我们的empty信号维持了一段时间才拉低，这是因为fifo的特殊结构导致的，在此我们就不再过多讨论。

* `: _$ o& a5 X; O

7 z' u# r3 T4 R+ L

结论：异步FIFO控制正确，仿真波形输入和输出信号正常。

Storm_change

程序模块写的很规范