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[Cadence Sigrity] DDR simulation set up components and bus groups 没下一步

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1#
发表于 2023-6-12 16:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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) I( T6 S: K6 Q& d) O

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2#
 楼主| 发表于 2023-6-12 16:30 | 只看该作者
DDR simulation set up components and bus groups 没下一步,只有下一页,没办法继续下面的操作,怎么办呢
  • TA的每日心情
    开心
    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    3#
    发表于 2023-6-15 14:14 | 只看该作者
    前面几步的设置有问题,可以参考电巢学堂的《信号完整性仿真实训营》https://edu.eda365.com/course/88.html

    该用户从未签到

    4#
    发表于 2023-6-15 21:29 | 只看该作者
    心雨attitude 发表于 2023-06-12 16:30:374 P/ p" {3 G( n" R9 G- @+ {$ x
    DDR simulation set up components and bus groups 没下一步,只有下一页,没办法继续下面的操作,怎么办呢
    2 h, e- W$ w8 m  c

    ! e1 Q/ z  a1 j4 n分组已经分好了,把分组先移除。在下面仿真设置那个选项。
    9 i: X0 @% c/ L( p4 v# ]8 o

    “来自电巢APP”

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