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[ADS仿真] 去耦半径:die-pack-pcb不同层级用什么量级电容来去耦

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1#
发表于 2023-6-8 17:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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去耦半径:包含die-pack-pcb不同层级用什么量级电容来去耦,怎么选择,选择依据是啥?
7 Q: h! \4 X9 ~- Y/ i

该用户从未签到

2#
发表于 2023-6-8 18:51 | 只看该作者
一、容量不同:
; P, u% k% k9 O0 G9 M$ t8 M
7 A& `/ J) ?) D8 f# C1、小电容容量小到可以达到几P。6 H( Y4 W' c1 p) c- w  }& Y

+ M# _9 k% u5 W; ?2、大电容容量大到可以达到1万μf。1 A  |( `9 [0 r, c1 {; @9 W
( F. }5 ?% T$ V1 c
二、用途不同:5 B6 w5 W" S8 O2 e, ^$ i. B  Q
$ m% w% B, Y& _1 A! O% [! \  @2 \8 [
1、大容量的电容可以做电源滤波电容。7 a: c8 u( E% U7 s) |# N
" l7 q. S: O% o3 w8 ?: A
2、小容量的电容可以做高频谐振电容。" b( L+ G$ C) t& A% b
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    [LV.3]偶尔看看II

    3#
    发表于 2023-6-9 14:28 | 只看该作者
    die的就不用选了芯片晶体管设计的事,基板和PCB上的可以通过仿真优化电容参数得出符合要求的曲线。

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    4#
    发表于 2023-6-9 15:30 | 只看该作者
    die上是门电路的栅极电容,这个和芯片的面积有关系,pf-nf级别;pkg不增加poser的情况下,封装本身的寄生电容很小,设计封装的要点是减小L,根据增加poser的尺寸,封装电容可以到uf;pcb上就是体电容,中频电容等,从几百uf到pf不等,主要选择的依据是芯片要求的纹波,一切都是为了die,满足die的纹波要求
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