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[ADS仿真] 去耦半径:die-pack-pcb不同层级用什么量级电容来去耦

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1#
发表于 2023-6-8 17:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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去耦半径:包含die-pack-pcb不同层级用什么量级电容来去耦,怎么选择,选择依据是啥?+ s  m* Q( v. _. o

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2#
发表于 2023-6-8 18:51 | 只看该作者
一、容量不同:
: W! `6 v- B8 w0 b8 I- p; v$ Y2 A  e  y
1、小电容容量小到可以达到几P。
7 l$ f3 r5 A1 J) C) }' \6 d0 x( f" R/ t, {, |% I  R
2、大电容容量大到可以达到1万μf。/ Y8 U8 Q" C" h; i9 Y" ~6 h
! p3 ~/ s0 w' Z
二、用途不同:& S/ K' `2 F6 J2 D

, i% q9 U# p- V5 Q5 m1、大容量的电容可以做电源滤波电容。
3 Z1 U  j- u/ U3 e
2 M" X$ u/ j1 A/ C. h$ J; O# R# R2、小容量的电容可以做高频谐振电容。& E! H2 g$ V- D/ [* K/ R
; `) Y( C. h. |( h" \# m4 q
8 F6 ^7 L7 F* V  H: a
  • TA的每日心情
    慵懒
    2022-12-12 15:57
  • 签到天数: 6 天

    [LV.2]偶尔看看I

    3#
    发表于 2023-6-9 14:28 | 只看该作者
    die的就不用选了芯片晶体管设计的事,基板和PCB上的可以通过仿真优化电容参数得出符合要求的曲线。

    该用户从未签到

    4#
    发表于 2023-6-9 15:30 | 只看该作者
    die上是门电路的栅极电容,这个和芯片的面积有关系,pf-nf级别;pkg不增加poser的情况下,封装本身的寄生电容很小,设计封装的要点是减小L,根据增加poser的尺寸,封装电容可以到uf;pcb上就是体电容,中频电容等,从几百uf到pf不等,主要选择的依据是芯片要求的纹波,一切都是为了die,满足die的纹波要求
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