大家多点互联仿真都是怎么仿的

30_hao

请教下大家，一个controller，多个负载选贴的多点互联仿真，如果通过提取S参数来仿真， 中间不贴的负载需要生成port吗， 若要生成port的话阻抗是多少。

wisuhuu

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30_hao

wisuhuu 发表于 2023-6-8 15:14
( I/ E, r3 N5 F' L* c; D截上一张图

, d( O$ L! C7 K/ B9 g0 i" c3 P; b我画了个简单框图，我IC1不贴， 要看IC2的波形，想提取S参数后拓扑仿真，那我IC1位置的PORT是否要提取，如果提取的话我阻抗设置多少（我认为不贴是开路，所以感觉要提取这个port的话50ohm应该不对）
, k* B) ~4 Q5 z+ I5 r


# U) D  E8 L1 u5 V& K1 |) D

30_hao

8 }0 t4 M8 o+ f8 V

wisuhuu 发表于 2023-6-8 15:14
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/ `+ B' H1 r  K$ z0 x$ Q重新上传了框图

Mitsiha

我仿了类似的， 波形趋势相近，提取的port为 CTL  到  IC2 ， IC1那边的port不管，插损本身就是 CTL - IC2的

30_hao

Mitsiha 发表于 2023-6-14 16:27
- I) ]! ]( |- ?; M* r/ w) m我仿了类似的， 波形趋势相近，提取的port为 CTL  到  IC2 ， IC1那边的port不管，插损本身就是 CTL - IC2 ...

好的， 感谢，这个是有分支仿真时老不确定。如果是2个ddr，而且都贴的话，我仿真最远端的控制命令线波形，我提取S参数时，这个近端的DDR port要提取吗

radioes8

Mitsiha 发表于 2023-6-14 16:27
3 k( T7 }' R+ X5 b6 e我仿了类似的， 波形趋势相近，提取的port为 CTL  到  IC2 ， IC1那边的port不管，插损本身就是 CTL - IC2 ...

& x1 d/ c8 \: i% r8 i多出来的分叉，会影响阻抗以及信号反射，不看应该不对吧啊