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本帖最后由 tank986 于 2012-3-31 12:03 编辑 8 `1 ]& j6 k: {' y2 z- ^' \
; ~6 F) o$ H" z7 r
科通 2012 Xilinx&cadence 研讨会% ]) L: i6 P# z& ^- }1 s
8 R8 _: v' F/ t% u9 kCadence and Xilinx - Helping You with System Realization
" [" b& D, z7 f # g! H8 S& q! t4 r" b: z" ]
1 g6 |# ^6 d- k0 m( f7 T
加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计，并帮组您实现成本节约。+ P2 D7 S0 A# C, r8 J
7 |/ g6 Q& d1 ^$ I9 P" m随着集成化程度的提高，印制板设计中FPGA引脚数量越来越多，设计难度越来越大，同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间。Cadence FPGA设计平台正是为了应对如此挑战。! I5 `- Z+ [5 a3 a* t7 O+ E
. u5 \+ n6 O. v9 C) {FPGA设计者，硬件设计师以及PCB设计人员致力于整个系统FPGA的pin脚分配上达成一致。在这次研讨会中，你将会了解FSP和allegro结合xilinx平台在短时间内正确无误的完成设计，这样既可以节省更多设计时间又可减少PCB设计层数。% _) I+ o& U1 Z' c6 T V/ {
+ \& T$ A$ v3 |2 S- v% x* M) J4 g9 T( a
3 j* X; k; Y+ h6 a您将有什么收获：
: p* \0 t8 n7 Y; I! M" E+ ?7 J1. 运用Allegro FPGA System Planner来完善FPGA的pin脚分配从而优化整个系统的协调性。
' }. W! \1 ~6 u+ Y# C& P2. 运用Allegro FPGA System Planner产生其他信号在PCB板子走线逻辑关系以及FPGA logic/timing-aware的pin脚分配。4 ]# q6 j+ b! @( I) }7 ]
3. 在不影响IP逻辑关系或时序要求的情况下，运用PlanAhead和IP library对pin脚进行优化。
8 o, F* u6 T, O0 H* y6 E( [4. 从Allegro FPGA System Planner的设计中产生所需要的PCB文件。# y( m) ^0 ?$ f9 M
5. PCB Layout工程师在PCB中根据需要调整并运用FSP优化FPGA pin分配
# _3 d8 e, ?6 B' h R0 m- A$ A
1 ~9 s1 ^1 ~6 N& D
参加对象：
3 a. Z+ e% v/ u& D2 _5 ]4 r1 r* ]# w§ FPGA设计人员
; v& Q( y* \8 l§ 硬件设计人员( r5 Z6 Y: h: u2 D& u
§ 硬件设计经理5 x1 V2 e A6 F
§ PCB layout 工程师
9 Q- A% G' f; P8 g7 j2 f" J1 B, w; b: |& S/ A
, f6 x+ P9 N( W s3 a; K涉及到的运用软件：8 Q! `' [6 D$ v- y
§ PlanAhead( Q$ f4 \1 u6 M) p3 b- n7 p' l
§ Allegro FPGA System Planner
1 Y$ c5 O6 A Z: r" x4 G§ Allegro Design Entry HDL
0 u& l6 l5 d/ n+ k! q§ Allegro PCB Design HDL
. L5 U7 v. Y( s- v1 s§ orcad Capture CIS
, Y" U! {, e) A2 z% M- N. J+ B/ k8 e
深圳，4月17日(9:30-16:30）
6 n% [5 C/ N, i# h) ~地址：深圳市福田区福中三路1006号诺德中心4楼H 第一培训室, {: `: D2 y9 x5 y
北京, 4月24日（9:30-16:30）) p* ]7 l# v! N" E+ B1 n2 b
地址：北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元
3 k. `. L" B4 K& \8 l
( P B; W: _7 { i9 S
( T/ D; w: J2 t; p E+ A* U% x2 T2 w0 |" d4 `: t9 x+ b. E
Time
' f' E$ a' S) U. A* \* n& ]+ o Item
$ Y, q' `: X2 b8 s" k( C ; X/ s! D$ x) h) N5 g7 t, r' @& R
9:30-9:45 S! x U' t7 c* I, [$ f2 R
公司介绍及会议议程
( J- S$ Q* l1 B& ^ ( f# F( M$ a& o# Y9 o p
9:45-10:45" C/ D0 U% T- `3 {2 B
Xilinx设计技术讲座8 m% @7 X: }' B
% b1 M6 n( n, D( b
10:45-11:00
% j1 C ]/ E2 T0 z1 n! ]! m 休息 o) x- k/ `1 \, K
' j5 A4 J+ N; `0 d/ B+ a; Z" B! e
11:00-12:00
! N6 ]( t3 c" m* E Allegro PCB 工具New Feature讲座
9 ?- y: B3 P1 M( P . V0 Q9 C& v2 ^$ @6 E3 w: h
12:00-13:30
. w( S- }5 f4 i4 k0 b* {: t5 v Lunch
0 H8 \. i: ?9 L6 v1 ` ' h) M' K* T- G- j9 N/ K
13:30-14:45
' \. n: S+ \$ `5 E) G FPGA System Planner介绍讲座及演示% ?0 j- b l& P# ~6 n3 V
; H- y& u5 E# q7 x" y2 Q- W14:45-15:00' I/ I% C+ X# w+ T
休息
2 l8 B& S* H% ]+ d1 ~ 7 M3 T# p0 M9 P6 r( `
15:00-16:30' z4 y" b3 h u0 ^2 m
FPGA System Planner操作及答疑
: g/ i' S) f& r6 L
1 }' G3 H q# {, e! F3 q* O2 r( j2 k
8 U, T. N. n3 {7 S7 X4 b: j9 x& \6 r
报名方式：
9 u0 ]/ |) q. w7 U1. 详见附件
" c2 r, s8 ]2 z1 |2. 请认真填写以下信息，并保证真实有效，我们将在审核之后发出确认函，确认函里面有具体参与方法。
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姓名：部门：
Y8 o" v# \4 C* p# Q2 o8 j& C- i' q2 g U: q- x l6 K
电话：邮编：& b8 [- A7 X* T0 w/ }
! R4 V2 H# m3 Y M5 i d
职位：城市：! ] S/ Q8 A2 {
* v0 i) V& U# W1 N% e# [& |' `公司： 地址：
, N7 A- M. a1 `6 n! R+ G0 Q
( e, j7 B/ d2 i6 [: n: c% a+ Y7 r( U T4 E
咨询热线：
% v3 X& P, j# [% k# N @4 I) m/ g2 M6 u1 N/ Q0 w
联系人：陈敏敏 9 |1 D8 M9 _8 d, v) d# H5 @
电 话：021-51696680-8057 ' C) ~1 k% T0 h7 v4 e
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有任何问题，欢迎来电咨询！或关注科通官方微博了解更多资讯！
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发表于 2012-3-28 10:07
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