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本帖最后由 tank986 于 2012-3-31 12:03 编辑 6 K# W h$ u R1 C4 e2 T4 U" e! k
7 \. W* m2 }. k x, E# E9 {% |科通 2012 Xilinx&cadence 研讨会
, `9 g! O: {0 |, b! C8 R4 u, j, t6 G' U9 [8 i7 {1 E+ F
Cadence and Xilinx - Helping You with System Realization
) s- E* H0 e. w ; K \ m# s% v9 _8 b
# j7 _* a/ l4 m4 i* C" K
加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计,并帮组您实现成本节约。
6 i0 w9 |* @# [/ S+ H- c: A. Q$ ^0 v
随着集成化程度的提高,印制板设计中FPGA引脚数量越来越多,设计难度越来越大,同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间。Cadence FPGA设计平台正是为了应对如此挑战。. D' L3 g5 l* m3 O* R
$ H0 i. K3 O# t% RFPGA设计者,硬件设计师以及PCB设计人员致力于整个系统FPGA的pin脚分配上达成一致。在这次研讨会中,你将会了解FSP和allegro结合xilinx平台在短时间内正确无误的完成设计,这样既可以节省更多设计时间又可减少PCB设计层数。* F2 |1 u8 ^9 M3 G2 f6 m
$ g7 @) o: ~- [ a3 B2 W# k) w O) E5 B
; z4 ~% R2 w0 I2 k- J) B1 a您将有什么收获:
: Z: i; Z- ]; C2 K9 B1. 运用Allegro FPGA System Planner来完善FPGA的pin脚分配从而优化整个系统的协调性。
; D1 c+ Y* m1 M- N2. 运用Allegro FPGA System Planner产生其他信号在PCB板子走线逻辑关系以及FPGA logic/timing-aware的pin脚分配。
7 H' l" w+ h1 h) s, j5 v& ~+ G& R$ w4 t3. 在不影响IP逻辑关系或时序要求的情况下,运用PlanAhead和IP library对pin脚进行优化。
7 U/ ~( H* O% Q6 L4. 从Allegro FPGA System Planner的设计中产生所需要的PCB文件。: t0 D/ b6 a* {3 Y
5. PCB Layout工程师在PCB中根据需要调整并运用FSP优化FPGA pin分配' _2 ?% F/ N' s k" q' i5 n3 Y
* I4 f& R/ j7 ?# Y* @$ O2 i
% b6 F8 s7 I+ ]$ Z9 S, ?参加对象:
. g/ e3 v; C- t. Y§ FPGA设计人员4 }; F8 N$ V" |7 ]3 i' J1 F
§ 硬件设计人员" H. E+ q( m1 L5 e" I
§ 硬件设计经理1 Y) ?( d- L0 s I, Y
§ PCB layout 工程师
9 T' ?. Z ]4 c4 c
2 V0 F" h- w. V+ l8 `. }
! Q/ }- T% q" k: @涉及到的运用软件:) S' R$ W2 U5 G2 y" A
§ PlanAhead- f) ^, A: G1 U8 g& Z P- s( f" ?
§ Allegro FPGA System Planner
" e ^: y' W" c' M% A& V2 i8 V§ Allegro Design Entry HDL+ l o' c) t+ Y
§ Allegro PCB Design HDL
. b% x/ I5 ?+ a$ c {§ orcad Capture CIS
& ]. V: E& _ \: y/ b
. x" |& G: R) b1 \! P/ R深圳,4月17日(9:30-16:30)* ~5 y, f5 O, g
地址:深圳市福田区福中三路1006号诺德中心4楼H 第一培训室
$ h# T7 J" b6 T( E( }9 {北京, 4月24日(9:30-16:30)
" e6 W) E% R, C地址:北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元. o G! h r3 z
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5 v' E, Y6 [: m. [/ s
8 m) S/ A9 f' p) K% L' ~$ BTime. i' {8 g- X7 M" S5 V" V
Item
6 X8 G; s/ L+ D
. N# }- e! R3 o+ ]$ ~9:30-9:45
1 b; Z1 { X7 C9 c 公司介绍及会议议程
: `1 k! x, @$ F% S3 W
5 A( Q( }" q% i5 |9:45-10:451 N" i1 T/ d! X" Q9 Z% H9 _
Xilinx设计技术讲座
5 O7 b" \7 V, X 9 f. E7 B, ~! }4 E5 W
10:45-11:00
" v8 G* W/ k8 F7 R( G" V: u 休息
! J+ w' g4 g- t1 Y' G3 K
9 U ~" Z8 W# N# T. ]5 b11:00-12:00
- l% F! x7 e7 ` K' m Allegro PCB 工具New Feature讲座
) L1 j! j5 ~ Q8 Y
& Y6 O5 u) Z/ `, U9 }& F$ O12:00-13:30# c( ?( F8 V% D+ i" C
Lunch
& T5 E* h) O0 g) a7 N- |$ R9 @ 3 [3 x9 ^& ]$ M, \+ | J& `* r
13:30-14:45
6 I4 m" ?1 F! a FPGA System Planner介绍讲座及演示& ]1 w4 \0 q% u" ?# g( `& C2 O
2 _# d [! i4 F14:45-15:00* l- o* _; h( @4 C. {) y
休息- B d; w& P$ U9 ]3 X
) y- {) t5 t; d$ _# H% x* H1 I15:00-16:30
/ _( i3 O+ {, m: K0 h! g: _$ e FPGA System Planner操作及答疑
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报名方式:
0 L9 q5 S, K8 ]2 Q( m7 o1. 详见附件1 M% X5 `2 R0 v) Z
2. 请认真填写以下信息,并保证真实有效,我们将在审核之后发出确认函,确认函里面有具体参与方法。
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( h) s. }+ a& ?- u姓名:部门:% N7 s+ p5 y; W0 [; Q
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电话:邮编:9 j4 ]3 f- s9 d* }# a
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职位:城市:
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公司: 地址:1 Z ^2 v1 V4 t. {
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咨询热线:
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联系人:陈敏敏 2 e ]5 l1 r6 {' n9 x( K7 K
电 话:021-51696680-8057 0 K8 s6 d0 V R1 A. R/ d
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有任何问题,欢迎来电咨询!或关注科通官方微博了解更多资讯!0 q, z+ X7 {. P2 X
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