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科通 2012 Xilinx&Cadence 研讨会

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发表于 2012-3-28 10:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 tank986 于 2012-3-31 12:03 编辑
/ F' L0 ~0 l0 t; Y  e* Y' X6 h3 s) Y3 }  v* t1 I& M
科通 2012 Xilinx&cadence 研讨会9 N& H6 x& P2 Z3 b: j6 ?1 U( H
7 E* t8 y* R4 o
Cadence and Xilinx - Helping You with System Realization$ m: [$ g. U/ x% |* E9 s* T7 b

, F$ [3 m5 M) j+ K 7 g2 o* @  t1 T3 Y
加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计,并帮组您实现成本节约。
; J7 b( W' }' L6 k, |1 K" Y& }: C! w+ c
随着集成化程度的提高,印制板设计中FPGA引脚数量越来越多,设计难度越来越大,同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间。Cadence FPGA设计平台正是为了应对如此挑战。: M7 A. r4 G5 c& b' w2 M- J9 g1 |

  P! n6 F& @/ M- QFPGA设计者,硬件设计师以及PCB设计人员致力于整个系统FPGA的pin脚分配上达成一致。在这次研讨会中,你将会了解FSP和allegro结合xilinx平台在短时间内正确无误的完成设计,这样既可以节省更多设计时间又可减少PCB设计层数。" G7 O* P4 M% `$ L1 u

9 f4 h: S4 u. d3 [3 F/ S1 ?+ s2 p2 ~0 i. O0 ?! r  M0 W0 ~
: k9 d% h" ~( }+ J. u
您将有什么收获:3 [. `. I, [: |0 _/ y) U3 W8 K0 ~
1.  运用Allegro FPGA System Planner来完善FPGA的pin脚分配从而优化整个系统的协调性。
" E" P' j  m' `) H; v8 G' m2.  运用Allegro FPGA System Planner产生其他信号在PCB板子走线逻辑关系以及FPGA logic/timing-aware的pin脚分配。
2 t. R3 Z4 \0 S! K4 a8 x3.  在不影响IP逻辑关系或时序要求的情况下,运用PlanAhead和IP library对pin脚进行优化。2 M: S9 \* M. G9 V' E8 W' }# H
4.  从Allegro FPGA System Planner的设计中产生所需要的PCB文件。
* \3 Q3 Y" D+ S* r1 U! q5.  PCB Layout工程师在PCB中根据需要调整并运用FSP优化FPGA pin分配
7 q! E8 g6 q; N6 v- A1 o: T6 f4 h# G6 j) J3 @( N; v

6 j8 _* u4 N4 l$ U% W参加对象:
) x5 q# y# [/ Z% I; _0 o+ L§  FPGA设计人员
: r& F' Y3 M% O§  硬件设计人员  S/ @- Y/ L- T3 _" ]
§  硬件设计经理5 h5 O' u  w' G* e* [, K
§  PCB layout 工程师1 o$ v# g$ q) p

, a* m7 d1 e$ Y3 B9 u. Y% c: b. v
涉及到的运用软件:6 Q" X7 e$ P; C
§  PlanAhead
! w: u: ?/ T0 t, ]  I§  Allegro FPGA System Planner8 z0 x" Z) }- w3 z! h  y0 {: q, H
§  Allegro Design Entry HDL
0 c, \- [  z  m* r$ |6 S§  Allegro PCB Design HDL
& k4 x+ M- m: a9 j$ B3 C% W§  orcad Capture CIS
$ L6 @! A, `2 q$ X$ E3 k! x$ F  p! o
深圳,4月17日(9:30-16:30)9 x. d6 X" E4 |( H" `! d8 h
地址:深圳市福田区福中三路1006号诺德中心4楼H 第一培训室4 R3 k4 p' B# |: v- {0 V. f
北京,  4月24日(9:30-16:30)
: U  m7 Q8 J. ]( V, m& ~地址:北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元
7 ^. J; Y6 N1 d9 q& I" J( e; Z8 {) O  _8 p( v' ]- i& m( h
5 Z  F: V$ e0 R8 g5 p7 u$ h/ P

, P! b3 d. r* ~# xTime/ ~# q% [# @2 g/ m3 s" R
Item$ j. B9 }' Q2 K! \; ]- q

, \& z, j' ~: |+ o( F5 `# K9:30-9:45' F7 K+ s7 ?% c% c3 }- @
公司介绍及会议议程) d7 J2 |- G9 y6 O3 U; L6 T

9 a& Y) [! V3 n4 G0 w9:45-10:45
' S" H' V0 d9 @( I Xilinx设计技术讲座- v8 l, G: G$ ^+ u

5 e0 }% O6 I/ {+ d9 ^, J10:45-11:00
- E9 p. l- s: V$ F* U) \- S6 } 休息* T9 f4 [# @! u# p; I, p

4 ?/ r& h7 K' [! ]9 n4 |11:00-12:00
7 i# Q( K0 J  q, A  P Allegro PCB 工具New Feature讲座
) p2 a# Y, G7 e7 a% p$ l 0 l9 Y9 `# m3 b" N- ~
12:00-13:30+ e8 H: t0 i: ~3 N. ^
Lunch
* W; K: F6 P+ ~: @
& W; |/ ?1 U& u+ _) f7 W1 y13:30-14:458 T. E( d" J2 Z5 k( g
FPGA System Planner介绍讲座及演示) T, _1 i: {* {9 W. x" v

8 k; t$ x, W4 w, D" S& o  z14:45-15:002 E# u: S; J' O- N' ?0 b
休息7 s# ]6 C) M: M. p

' s0 {; J/ H3 M& }# k$ R- G15:00-16:30
9 v5 y" r% `! E7 @3 M6 W- l FPGA System Planner操作及答疑0 O% V' b; f  _; i) R
. s/ Q5 R0 {  \$ l! |

- }1 [' B' d; M% g
& M) w# t% v/ h7 X9 N( V; W* r3 _+ f# m0 T
报名方式:
+ {) O3 j7 ?7 ]% x/ C- `; S4 M1.   详见附件4 h+ i; A  a/ G" J( t4 \$ }
2.        请认真填写以下信息,并保证真实有效,我们将在审核之后发出确认函,确认函里面有具体参与方法。& N( H6 k& R' v2 |

" k5 M2 C1 U& `; v姓名:部门:) \9 Y1 z4 v3 i: O

' M9 i9 n* C$ d( |4 S电话:邮编:, n! q: S0 k( g; W5 t6 u
: D/ ~# c- W& \; u: n
职位:城市:9 C  _: m0 Q3 c4 E( A% _
& w0 w- X. t+ k
公司:                                  地址:
0 S! z5 n  p7 P$ Q0 o* o9 Y8 x/ X5 C: q9 ^- L& P$ z( s3 b
6 {7 c4 X; ~- P
咨询热线:1 V( Z& n( k. q7 X' l

; c  C2 G' v& z8 H) d# L联系人:陈敏敏
0 w7 H$ F+ R1 {/ S/ f电  话:021-51696680-8057
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0 G3 C4 j& H! H& P2 q3 m4 o $ J& ?; V1 v. d
2 K# x/ y( b/ @# T+ p1 m2 f- ]3 |9 u) r

) B  k$ c5 s, o7 k$ P# Q7 Q  u9 b2 d( p, J9 Q

8 I) k6 Q8 [- J; S5 M- p有任何问题,欢迎来电咨询!或关注科通官方微博了解更多资讯!1 |' H# B' {1 T' H

# y1 I# ]- ^0 Q$ }. o/ M/ T " |% W8 c& w  V, |  v+ q8 j
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cadence_Workshop_Detail_English.pdf

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    发表于 2021-1-16 23:21 | 只看该作者
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