请教一个DDR2数据线地址线分组问题

cangcang2

一个TI的DSP处理器，官方的参考设计上数据线和地址线串联的排阻都是按顺序：
) B' d! A  a* S8 j9 H7 M$ ]RN1：{D0~D3}
RN2：{D4~D7}
$ b" ^3 p1 J( L: U6 D9 aRN3：{D8~D11}
RN4：{D12~D15}
7 b6 r, n( g2 ^; |, HRN5：{D16~D19}
& M3 w. s% ?* g' l+ V  ?+ lRN6：{D20~D23}
) P( d. j0 v0 J' \6 I; N/ iRN7：{D24~D27}
* M" r) W6 M2 n% `RN8：{D28~D31}
RN9：{A0~A3}
# }0 y6 y9 A7 g6 i+ _( SRN10：{A4~A7}
RN11：{A8~A11}
: H: G* x# P% h% W% C0 G0 SRN12：{A12，BS0，BS1，BS2 }
R1~R10：CLK_P，CLK_N，DQS0~DQS3，DQM0~DQM3
. _: q' i" \; \; {! s
2 t5 \# Y: w% S7 B而我看见另一个非官方参考设计上排阻上连接的数据地址线却是打乱顺序：
  s# ?) H; y5 e: S. v% w7 QRN1 { D2, D0, D7, D5}
RN2 { D4, D6, D1, D3 }
; _. ]: O" |' |% U: s& D1 SRN3 { D12, D14, D9, DQM1 }
6 v5 ^! k- F  l  [; T0 v( e" NRN4 { DQS1, D8, D15, D13 }
! T  {. z# Y" m8 a' @6 L& [7 g# lRN5 { D18,D16, D23, D21}
5 i7 w/ Q9 R. I+ n% z  fRN6 { D20, D22, D17, DQM2}
- O: v% }9 v+ M4 G2 VRN7 { DQS3, D24, D31, D29 }
RN8 { D28, D30, D25, DQM3 }
RN9 { A11, A9, A3, A1 }
5 K  ?( d5 c* R1 A3 H' u5 [RN10{ A8, A11, A7, A6 }
RN11{ A4,  A5, A2, A0 }
- A2 o( L0 G% m; TRN12{ BS00, CKE, CS, BS02}
RN13{ 空, CAS, RAS, WE}
R1~R10：D19、D10、D11、D26、D27、A12、DQS2、CLK_P、CLK_N、BS01
9 |* K0 `' `  o7 t
请问这两种排法在PCB布线上各有什么考虑？是否只要求考虑等长，第二个参考设计的排法只是因为方便走线吗？

meimei5192

第一个靠谱点

静音

排阻可换pin

wuyinhe

好像数据数要考虑分组及等长，不管什么处理器，应该都有时序的要求。

isrca01

排阻是可以换PIN的，所以没什么可担心的，不过那数据和地址及控制线的排阻最好好像不要互换。可以把所有数据都归为一组：D0~D31、DQS0~DQS3，DQM0~DQM3，数据全部等长。把其他的地址和控制及时钟归为一组，全部等长。

cangcang2

isrca01 发表于 2012-3-8 17:09
排阻是可以换PIN的，所以没什么可担心的，不过那数据和地址及控制线的排阻最好好像不要互换。可以把所有数据 ...

  i# D/ u  O( N) Q) A: k% K4 l哦~了解了

2 W5 [! ~7 T, L( @6 M+ P- X' r看来第二个板也是满足你说的这种分组的做等长的