基于FPGA的数字时钟设计毕业设计论文

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基于FPGA的数字时钟设计毕业设计论文
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- R1 R5 {6 |: @ 1.具有正常的日时分秒技术显示功能，用七个数码管分别显示日，时，分，秒。
3 r' t3 J/ Z+ x! o1 U  z% F$ T 2.有按键校日，校时，校分，校秒。
3.利用led模拟整点报时功能。
4.起始时间为周一00.00.00。


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FPGA时钟资源指目标FPGA中大量与时钟有关的不同资源，如时钟类型（局部的和全局的）、频率限制和不同时钟管理器的抖动特性，以及能用于单个时钟域的时钟最大数量。

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组合逻辑产生的时钟可能有毛刺，会被错误地当成有效时钟边沿，在设计中会导致功能错误。因此，不要使用组合逻辑的输出作为时钟。