ddr3 仿真读取出错

dyunasing

各位好，
$ W2 N5 I/ D3 [最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
& y: Q; M1 o  n- u
& p( G7 X$ B+ E5 j4 d' H结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
+ q5 Q& [: w3 t. q0 ~% V% u
发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
3 i" q, O8 V4 a) a
7 z# x) L, t$ t- V6 o1 N% X谢谢。

小秦

hzp_bbs

这个不合理的。
$ t5 R$ j0 Z7 @# q, V! s

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
内附.ddr文件。谢谢。