ddr3 仿真读取出错

dyunasing

各位好，
4 `% A3 |  V' b) u( P最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones

2 @! H3 A# l( o6 f7 n& i; t结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
" o3 j9 L2 W* e5 n& ~% I; @
发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
" l: R# L3 q. w! H( s- m$ D* H
, j3 J0 [9 O+ L6 K' e: d谢谢。
1 j, j) w+ ^3 S/ q2 G
小秦
1 Q# T$ k% \$ J

hzp_bbs

这个不合理的。
: ?. a2 P: a5 p- ]

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
' k& r! }3 X5 O) _6 g1 n8 q这个不合理的。

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
6 R( h* t: ?( O0 l2 ~内附.ddr文件。谢谢。