ddr3 仿真读取出错

dyunasing

各位好，
: N; H% ]' I$ K" l! B: {最近在重跑人家的一个ddr3的仿真项目，
[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones
% R, O+ f* j/ y3 z! u# Q
9 k0 R% B' }3 N/ K" E* Z结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
. c6 N* H1 D+ D
2 B. G) O8 N- T, w& W5 |& v& }0 c发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？

, r6 l/ k, e6 v3 f) L谢谢。

! ~( d- E& {/ E小秦

hzp_bbs

这个不合理的。
* k6 ]4 L, h" \" f* {

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

% j3 T# s* ^3 n谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
内附.ddr文件。谢谢。