ddr3 仿真读取出错

dyunasing

各位好，
最近在重跑人家的一个ddr3的仿真项目，
9 q+ g4 W1 r3 Q4 ~( e, X' q9 z* o* @[color=var(--lwc-brandTextLink,rgb(0, 138, 166))]https://github.com/ciaa/Hardware/tree/master/PCB/ACC/CIAA_ACC/doc/simulaciones

结果基本他们跑的一致，只是有个数据读取的篇章，整篇都是Bad Signal的错误，如下图，
: O& j1 Q/ A0 q8 `; I' _
发现仿真的发送端和收取端是同个管脚，请问这是合理的吗？是不是因为这样才导致出错？
/ \2 ]2 ?! [3 K6 X
- v5 m7 K! R* V$ R3 R8 @# c谢谢。

小秦

hzp_bbs

这个不合理的。
0 i+ j* y0 E8 N" ?

dyunasing

hzp_bbs 发表于 2022-10-24 13:57
这个不合理的。

谢谢回复。请问大概在哪里可以更改相关设置让它不会报错吗？走了两遍wizard,没发现什么可疑的地方。
内附.ddr文件。谢谢。