基于VPX架构基础平台背板信号完整性设计

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VPX架构基于VME总线技术发展而来，是由VITA协会推出和维护的国际标准总线架构。从板材选型、叠层结构、关键信号线及PCB工艺等各方面进行分析设计，提出VPX机箱背板PCB信号完整性设计方案。
. |9 J$ i# s, h6 }9 X- B: KVPX架构是目前主流的模块化、通用化、开放式机箱架构，基于VME总线技术发展而来，它是由VITA协会推出和维护的国际标准总线架构。基础平台以“功能模块化、集成总线化、测试自动化”为设计理念，打造方便、易用的统一集成架构，可按需配置，堆叠扩展。背板是基础平台所有功能模块互联的基础，信号的质量对VPX机箱工作的稳定性具有决定性的作用，因此背板PCB信号完整性是基础平台设计的重点。为了解决背板的反射、串扰以及电源干扰等信号完整性问题，机箱背板在板材选型、叠层结构、关键信号线及PCB工艺等方面进行了精心设计，并通过信号完整性仿真及功能性能测试。

8 f7 B/ R( v, v6 A; t1、信号完整性设计
, G2 }/ v+ Q$ n+ x% v1.1板材选型及叠层结构设计
PCB板材及叠层结构是信号完整性的一个重要要素。机箱背板采用FR4-TG170板材，比FR4-TG130具有更高的玻璃态转化温度，耐燃性更好，并通过指定供应商选取介电常数不大于4.4的板材，以减少串扰发生时传递的能量。背板板厚设计为5.4mm，在优先考虑信号走线质量的情况下综合考虑了成本及加工难易度。背板叠层采用14层板，叠层结构如图所示：
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其中，CS表示顶层，SS表示底层，L1表示内层第1层，其他层以此类推。各层信号设计及说明如下：
（1）CS：顶层，排放插座及主要器件，尽量不走关键信号线，且其余信号走线尽快入内层，保证EMC性能。
1 t) q$ f6 p9 m$ {$ Z$ K+ F% o（2）L1：地层，主要网络为GND，为顶层及L2层提供完整的参考平面。
$ O9 W4 \# Y3 E" s  {- V* ~; }（3）L2：关键信号层，敏感信号和关键信号均可在这层走线。
1 Y  G. O& q3 I2 \（4）L3：地层，主要网络为GND，为L2及L4层提供完整的参考平面。
（5）L4：关键信号层，敏感信号和关键信号均可在该层走线。
（6）L5：地层，主要网络为GND，为L4层提供完整的参考平面，为L6提供地层。
: v, Q: `4 t$ a% v6 h' u（7）L6：电源层，主要网络为12V和3.3V辅助电源。此层的相邻层有地层，以保证更好的电源完整性。
（8）L7：次关键信号层，由于此层其中的一个参考平面为分割了的电源层，因此此层将进行次关键信号的走线。
（9）L8：地层，主要网络为GND，为L7及L9层提供完整的参考平面。
7 e* B' K9 P  v1 j% k' a, g0 @（10）L9：关键信号层，敏感信号和关键信号均可在该层走线。
6 c. H9 O# z. y. W/ [（11）L10：地层，主要网络为GND，为L9及L11层提供完整的参考平面。
（12）L11：关键信号层，敏感信号和关键信号均可在该层走线。
（13）L12：地层，主要网络为GND，为L11及底层提供完整的参考平面。
) I+ s9 t9 C5 {3 n' n1 O4 H（14）SS：底层，排放插座及次要器件，尽量不走关键信号线，且其余信号走线应尽快入内层，保证EMC性能。
通过设计以上叠层结构，机箱背板的所有信号走线都有完整的参考平面，保证了信号线的阻抗连续性，关键信号甚至有两层参考平面，使信号屏蔽性和抗干扰能力得到进一步提升；同时，不存在相邻两层间信号串扰现象，且关键信号均在内层布线，减少了远端串扰的影响；L6电源层有相邻的L5底层，也满足电源完整性要求。
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* q+ B2 l3 C) s( t8 f) l, G1.2关键信号线分类及设计
机箱背板存在5种总线，分别是交换总线、配置管理总线、时分总线、时统总线及友邻总线。其中，交换总线和友邻总线的接口形式相同，按相同信号特性进行设计；时分总线和时统总线的接口形式相同，按相同信号特性进行设计。通过对3种信号线进行分类设计，解决机箱背板各种总线的信号完整性问题。
时分总线网络标号为ST_CLK1+/-、ST_FS1+/-、ST_OUT1+/-、ST_CLK2+/-、ST_FS2+/-以及ST_OUT2+/-；时统总线网络标号为PPS+/-、GLOBAL_CLK+/-以及TOD+/-。这些信号均为差分信号，电平特性为M-LVDS电平。M-LVDS为多点低电压差分信号，可以使多个驱动器或接收器共享同一个物理链路，支持高达250Mb·s-1的数据通信。为了解决信号完整性问题，时分总线和时统总线设计遵循如下原则：
（1）总线源端及末端就近摆放一个100Ω端接电阻，以最大限度地吸收反射信号。
; g. m* R5 z1 {$ D8 j) I& s* P（2）总线的走线长度不能超过508mm，为芯片的驱动能力保留充足的裕量。
（3）每个过孔的出现都会使信号阻抗出现不连续的现象，因此总线在布线时打过孔尽量不要超过2个，减少由过孔带来的寄生电容，并在过孔附近就近打接地过孔，为交流信号提供最短的回流路径。
（4）总线需和其他网络保持0.508mm以上的间距，采取3W原则，最大程度地减少其他信号对时分总线和时统总线的串扰。
2 M- W3 y9 A" b- F（5）总线的走线一直伴随有完整的参考平面，保证总线信号有最短的回流路径，同时保证信号线的特征阻抗不会发生突变。
（6）差分线的特征阻抗设计为100Ω。
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架海梁心

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