1拖9的DDR3的S参数异常

初生牛犊 · 发表于 2022-7-19 17:39

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芦根苏木 · 发表于 2022-7-19 18:18

是不是哪里操作不当

风车车等风 · 发表于 2022-7-19 18:37

阻抗，端接设对了?

dzkcool · 发表于 2022-7-19 18:45

说明地址、时钟线的回损比较大，多节点比较多，阻抗不连续性是会比较严重

meteor066 · 发表于 2022-12-26 16:30

这种一驱多的拓扑，若全设置好了50欧盟端接，（假设一个主控驱动4颗DDR颗粒）那岂不是在DDR端本来就会产生负反射？

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[Cadence Sigrity] 1拖9的DDR3的S参数异常