基于AD9361的DQPSK收发工程实现与测试

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针对高集成度射频收发器（AD9361）实现差分正交调制解调（DQPSK）收发过程中存在的工程实现问题，采用理论分析与硬件平台实现相结合的方法测试AD9361，验证DQPSK调制解调;先通过SerialPeriph-eralInteRFace（SPI）接口测试AD9361自发自收，采用点积叉积方法实现了DQPSK的调制解调;配置AD9361过程中，通过测试定位初始化后AD9361输出端无波形、通过示波器观察发现AD9361发射与接收本振时域波形扭曲、频谱仪观察AD9361输出端谐波分量严重、DQPSK解调时发射本振与接收本振存在随机相位误差4个疑难问题，分别通过采用降低SPI时钟频率为10MHz、AD9361芯片的系统时钟更改设置为40MHz、初始化过程中输出端频率设置为1.4GHz、DQPSK的解调采用点积叉积方式进行解调4种方法予以解决;实验结果表明4个相关问题解决效果良好，所实现的DQPSK收发性能可靠。

ADI公司的AD9361集成射频捷变收发器，具有很强的可编程性和宽带能力，器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理器提供可配置数字接口。AD9361芯片工作频率可达70MHz～6GHz，通道带宽可以达到200kHz至56MHz，同时支持外部控制，功能强大，因此在3G，4G基站有着广泛应用。文献【2】在自回环测试AD9361功能时只是观察接收端信号的频率，但未考虑到系统时钟误差对接收、发射本振的时域波形带来的影响。文献【3】基于AD9361实现QPSK调制解调，并未考虑到AD9361接收与发射本振的精度。
) p; o$ w1 {1 q本文将从工程实现角度出发，发现并解决4个工程问题∶
1）发现AD一FMCOmms2输出端在输出70MHz正弦波时，同时发现100MHz，150MHz正弦波谐波分量都非常严重，分析其原因是由于子板的的输出端的输出巴伦匹配频率为2.4GHz，导致相比较于2.4GHz低的频率输出谐波分量严重，将输出端的频率设置为1.4GHz谐波分量将得到抑制;
4 j9 m* u- w/ f  v6 Z9 A3 J2）AD9361如果系统时钟设置与真实系统时钟频率有误差将会导致发射与接收本振的时域波形扭曲，因此系统时钟应将默认的38.7MHz修改为40MHz;
" Y- c, H3 L1 F# u3）分析DCXO的频率精度导致的频差大小将不会导致点积叉积解调系统的解调;
4）分析AD9361接收与发射本振的随机相位差导致接收端的星座图偏移。

1、AD9361配置
AD9361通过一个串行外设接口SPI与FPGA开发板实现通信。该接口可以配置为4线接口，带有专门的接收和发射端口，也可以配置为3线接口，带一个双向数据通信端口。该总线允许BBP通过一种简单地址数据串行总线协议，设置所有器件控制参数。
AD9361中SPI接口的写命令遵循24位格式。前6位用于设置总线方向和需要传输的字节数。接下来的10位数据的写入地址。最后8位是将被传输至指定寄存器地址（MSB至LSB）的数据。AD9361还支持LSB优先格式，允许命令以LSB至MSB格式写入。在该模式下，对于多字节写命令，寄存器地址将递增。SPI写时序如图1所示。
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读命令遵循相似的格式，区别在于，前16位在SPI_DI引脚上传输，最后8 位从 AD9361 中读取，如果是4 线模式，则在 SPI_DO引脚上完成，如果是3线模式，则在 SPI_DI引脚上完成。这里我们使用默认的 4 线接口模式。
! i; m; R0 i2 K% ?测试SPI接口功能，首先找到 AD9361内部可读可写的寄存器位 0x3DF，将配置文件载入开发板并与 ad9361 连接，通过 signaltap 采样内部开发板管脚，先对寄存器 0x3DF进行写入，写入的数据为0x88，再读出寄存器0x3DF 的值，再观察 sdo 管脚，观察 SPI_CSN 高电平前八位的值对应位寄存器0x3DF的读出值为0x88。
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7 c. ?4 n4 X  Y) p2、AD9361测试验证
/ B- c) f: Z  \! \4 T2.1 正弦信号自发自收验证
. Y1 T$ ]8 }5 Z5 D设置AD9361发送端的本振为1.4 GHz，发送带宽为5MHz，发送端的采样速率为8MHz，IQ两路发送全"1"，因此发送端将会发送一个1.4 GHz的正弦信号。接收端设置本振为1.399 GHz，接收端的带宽为5 MHz，接收端的采样频率为8MHz，自回环将发送端的信号接收回来，经过混频，带通滤波器，AD变换后，因此接收端将会得到 0.1 MHz 的正弦信号，将接收端的 IQ两路信号用 signaltpa采样保存后用Matlab分析结果如图2所示。

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推荐几个应用范例，开拓见识一下

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学习看看。进步