找回密码
 注册
关于网站域名变更的通知
查看: 3559|回复: 12
打印 上一主题 下一主题

DDR的差分时钟信号在LAYOUT过程中的如何处理

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2008-6-18 14:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
DDR的差分时钟信号在LAYOUT过程中的如何处理,需要等长吗,请教高手

该用户从未签到

2#
发表于 2008-6-18 14:34 | 只看该作者
如果能够做到等长最好。

该用户从未签到

3#
发表于 2008-6-18 18:50 | 只看该作者
是什么产品???

该用户从未签到

4#
发表于 2008-6-19 12:14 | 只看该作者

走带状线,可以按照差分线走线,基本等长,参考平面是地。* ]" H6 {' W& W' ~5 j% I5 C0 W
总长度注意和地址线,控制线的SKEW,同时注意端接电阻的位置。

该用户从未签到

5#
发表于 2008-6-26 04:05 | 只看该作者
stripline is no longer a requirement for highspeed clocks - as long as they are closely referened to a continual ground plane.
  • TA的每日心情
    开心
    2021-5-25 15:04
  • 签到天数: 37 天

    [LV.5]常住居民I

    6#
    发表于 2008-7-7 16:26 | 只看该作者
    从bga封装拉出来的不同的层等长可以吗??

    该用户从未签到

    7#
    发表于 2008-7-21 13:18 | 只看该作者
    按一般差分布线方式,注意端接,我们一般按一串一拉做,并注意时钟线与其它线的等长关系就可以了!

    该用户从未签到

    8#
    发表于 2008-9-24 10:41 | 只看该作者
    差分一定要等长  阻抗100  最好有参考地平面   注意匹配电阻加在CPU  阻值10-----22 可选

    该用户从未签到

    9#
    发表于 2011-10-29 11:16 | 只看该作者
    我补充一个问题,端接电阻是要紧靠DDR 脚,但是如果是空间不够,正反各两颗DDR对齐布局,那端接电阻放在哪里,要怎么布线,谢谢

    该用户从未签到

    10#
    发表于 2011-10-29 19:42 | 只看该作者
    回复9号:正反贴的时候,端接电阻就放在DDR外面就行了,距离DDR最近就行了。

    该用户从未签到

    11#
    发表于 2011-11-1 15:09 | 只看该作者
    不是很明白
  • TA的每日心情
    郁闷
    2025-4-28 15:02
  • 签到天数: 13 天

    [LV.3]偶尔看看II

    12#
    发表于 2011-11-1 17:05 | 只看该作者
    那就仿真一下拉

    该用户从未签到

    13#
    发表于 2011-11-1 17:20 | 只看该作者
    对的,最好等长、且有完整的参考平面!!
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-6-11 04:23 , Processed in 0.109375 second(s), 24 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表