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[仿真讨论] cadence 17.4 allegro PCB designer 没有办法直接导出多个net的top

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发表于 2022-6-1 16:48 | 只看该作者回帖奖励

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如题我用的allegro 17.4在做仿真的时候发现无法导出多个net的top，我记得16.6的可以！请问有朋友遇到过吗？

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发表于 2022-6-1 17:38 | 只看该作者

其实16.6也是不可以的

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