DD4眼图对比差异问题

dongnanxibei11

求各位大神帮忙分析下，2.4G，1对2，正反帖DDR4的地址线，DIE上的眼图和PKG的眼图相差较大正常吗？原因是什么？还有就是DIE上眼图下降沿不单调，该如何优化？

dongnanxibei11

yubaiming 发表于 2022-5-11 10:46
DDR4,正反贴，用的什么拓扑结构？T型还是菊花链？FLY-BY？DDR实际工作频率用到多少？看眼图要么是DDR走线不 ...

DDR4，速率2.4G，正反帖的的T型结构，分支点过孔在DDR4中间的位置，分支长度200以内。同款板子其他人的仿真结果不一样，设置了同样的40OHM驱动和端接，模型也是一样的。所以应该是哪里设置问题，会有这么大的差别。
' m5 t1 H! h' a& Y8 J

理论的

想看看大佬怎么说的
4 g/ J  ]5 b. L0 N

mambaaaa

找IP:):)

yubaiming

DDR4,正反贴，用的什么拓扑结构？T型还是菊花链？FLY-BY？DDR实际工作频率用到多少？看眼图要么是DDR走线不规范，跨分割，串扰导致，要么就是DDR4走了T型拓朴，跑的速率较高（大于1G），T型拓朴的走线较长，分支的距离长，在速率较高时信号质量会变差，严重DDR会无法正常起来，建议DDR3以上，速率大于1G的，都用FLY-BY结构，信号质量会好很多

Ruishushu

信息太少，无法评估啊；拓扑讲一下

dzkcool

DIE上是经过了封装基板上互连结构之后的，理论上来说波形就是要看DIE上的

WZS_PCB

把他们的.ddr文件拷贝过来，导入运行一下，看看结果是不是一致。不一致的话，再看看setup里面有几项是否勾选。一致的话，就是batch ddr的设置问题，对比看一下就好了。

binghe365

7 k8 S3 o2 J9 W3 m1、可以考虑在末端增加VTT端接；2、可以考虑在始端增加下拉电容；
4 e- q" R7 [( H9 d' V另外，地址信号边沿不单调也没什么问题，关键是看信号的幅值和时序能不能满足要求。
$ K6 ?' G* f( R2 g$ N0 {# m

topdreams7

PKG 上有边沿问题，die上ok的，这个是正常的！

回忆是老fsaer

学习一下。