怎么修改导线的属性？

catking5252

在allegro中，我把地分成了模拟地和电源地。因为设计原理图时候忘了把他们相连，所以在orcad中修改，把它们相连了；后来导入到allegro中，所有地网络变成了电源地，那么原来两种不同颜色的导线成了一种颜色，我觉得不太方便，那就又在原理图里面把电源地与模拟地分开了，之后导入allegro中，后来发现出现了很多DRC。而原本的模拟地的导线显示成电源地的导线。我想把drc消灭，怎么办？求救。

longzhiming

即然连了,就是同一个网络啊.肯定分不出颜色吧? 又把它分开了,你意思是,布好线再把它们相连?

longzhiming

/ \5 {; w  l  }/ P
3 K4 h& F  a6 s6 L1 [/ \# X好像软件还没那么智能,要有,那就好了,因实际应用中确实不同的地通常连在一起的. 而这样在PCB中颜色不能分开来显示啊,除非用个元器件隔起来. 要不怎么办? 请楼下高手给答案.

catking5252

longzhiming 发表于 2011-10-1 17:29
: u+ {8 Q7 K' |2 g9 Y7 D: A好像软件还没那么智能,要有,那就好了,因实际应用中确实不同的地通常连在一起的. 而这样在PCB中颜色不能分开 ...

不好意思，我讲得不清楚。不是把颜色分开，而是，我在orcad中把模拟地和电源地连在一起后，加载到allegro中，然后又在orcad中把模拟地和电源地断开连接。再加载到allegro中，之后就有DRC错误。我在allegro中把模拟地和电源地的连线断开，依然有drc错误。想请教怎么消灭这些drc错误？

longzhiming

catking5252 发表于 2011-10-1 18:25
& a$ s- I" t+ V" @6 w不好意思，我讲得不清楚。不是把颜色分开，而是，我在orcad中把模拟地和电源地连在一起后，加载到alleg ...

在tools菜单里有啊

longzhiming

Update DRC

dbit

在原理图中并不知道FG或GND放在哪，你这样不断的改，当然会出现应当FG的地方变为GND,如果你想修正，建议从PCB中直接修改shape为FG就可以了。

dbit

你可以详细看一下DRC的说明再对症下药

catking5252

dbit 发表于 2011-10-1 21:44
你可以详细看一下DRC的说明再对症下药

- E2 M; W1 ?$ @$ P4 R/ S6 _呀，终于有大侠明白我意思了。但是还是不懂怎么改。
- g2 V% F1 S7 M7 c错误如下。
  < DRC ERROR >           
1 S: }$ g/ H* c- w7 z: C% f
4 Q0 ~$ v  A' `, e& ?: {, M  Class:           DRC ERROR CLASS
+ A: k$ `' b  K9 \  Subclass:        BOTTOM
  Origin xy:       (-833.54 -2264.18)
" a. _" X0 A' a' T  Y% K  Constraint:      Line to Thru Pin Spacing
  Constraint Set:  DEFAULT
# f# }# _- B' N/ `  Constraint Type: NET SPACING CONSTRAINTS

2 B; C0 ^" Z6 _& U$ V/ }  Constraint value: 11 MIL
/ n! l& \. S/ ~  Actual value:     0 MIL

3 M! K; ^+ j- s  - - - - - - - - - - - - - - - - - - - -
  Element type:    SYMBOL PIN
  Class:           PIN
8 j: I$ u" H0 @' G" N% h7 C4 c
  PIN:          R26.2
  pinuse:       UNSPEC
2 p( l+ o% R8 M  p5 F+ O* K1 X9 p" C  location-xy:  (-856.52 -2287.16)
& F6 V5 Y0 R2 r" q9 z  part of net name:  GND_SMALL_SIGNAL
  w7 H7 q5 _8 Q$ r; p9 t  - - - - - - - - - - - - - - - - - - - -
" T8 {) l+ ]) c- d) W4 x  Element type:    ODD-ANGLE LINE SEGMENT
6 `  _1 f9 D; {$ i4 K* T. U  Class:           ETCH
+ v& ^! C4 o1 N* {# m2 B  Subclass:        BOTTOM

  part of a connect line
4 c4 c+ T) W8 Z7 C  Not on a Net

/ k+ n7 J  p0 v8 e! [* m
: c* ]7 R- l2 @我发觉错误的地方都是NOt on a Net。但我怎么修改导线的属性，令到它是我要的网络呢？例如我本来是模拟地，相连后，变了电源地，再改，模拟地就出错了，但电源地就无问题。求大侠指教

catking5252

dbit 发表于 2011-10-1 21:42
在原理图中并不知道FG或GND放在哪，你这样不断的改，当然会出现应当FG的地方变为GND,如果你想修正，建议从P ...

小弟新手自学。地不是shape，是导线来的。怎么改导线FG为GND呢。

dbit

DRC 描述是pin 和线 gap太小，是0，在16.3下，
2 |$ C& v2 X8 S6 c, B1.allegro的linsence功换到SI模式(在file下的change editor),
8 \: X' J: e4 K' {2 V2.在logic菜单下有edit nets，点你想修改的网络就可以

catking5252

dbit 发表于 2011-10-3 11:52
$ v) D7 z8 Z4 G5 nDRC 描述是pin 和线 gap太小，是0，在16.3下，
2 ]- N" U' h! V% Q1 v1.allegro的linsence功换到SI模式(在file下的change editor ...

非常感谢您！