怎么修改导线的属性？

catking5252

在allegro中，我把地分成了模拟地和电源地。因为设计原理图时候忘了把他们相连，所以在orcad中修改，把它们相连了；后来导入到allegro中，所有地网络变成了电源地，那么原来两种不同颜色的导线成了一种颜色，我觉得不太方便，那就又在原理图里面把电源地与模拟地分开了，之后导入allegro中，后来发现出现了很多DRC。而原本的模拟地的导线显示成电源地的导线。我想把drc消灭，怎么办？求救。

longzhiming

即然连了,就是同一个网络啊.肯定分不出颜色吧? 又把它分开了,你意思是,布好线再把它们相连?

longzhiming

9 H* f9 \( [& n0 G  ]" k好像软件还没那么智能,要有,那就好了,因实际应用中确实不同的地通常连在一起的. 而这样在PCB中颜色不能分开来显示啊,除非用个元器件隔起来. 要不怎么办? 请楼下高手给答案.

catking5252

6 d) L+ o* W7 Z+ g3 }5 `, c

longzhiming 发表于 2011-10-1 17:29
好像软件还没那么智能,要有,那就好了,因实际应用中确实不同的地通常连在一起的. 而这样在PCB中颜色不能分开 ...

/ m. z' h7 o0 @' M0 M
! q" ]7 _; v2 U" `% ]# O不好意思，我讲得不清楚。不是把颜色分开，而是，我在orcad中把模拟地和电源地连在一起后，加载到allegro中，然后又在orcad中把模拟地和电源地断开连接。再加载到allegro中，之后就有DRC错误。我在allegro中把模拟地和电源地的连线断开，依然有drc错误。想请教怎么消灭这些drc错误？

longzhiming

catking5252 发表于 2011-10-1 18:25
( G9 x  \# y! T- h) L不好意思，我讲得不清楚。不是把颜色分开，而是，我在orcad中把模拟地和电源地连在一起后，加载到alleg ...

# g) M! {9 o- I6 Y  Q( H$ u  Y在tools菜单里有啊

longzhiming

Update DRC

dbit

在原理图中并不知道FG或GND放在哪，你这样不断的改，当然会出现应当FG的地方变为GND,如果你想修正，建议从PCB中直接修改shape为FG就可以了。

dbit

你可以详细看一下DRC的说明再对症下药

catking5252

dbit 发表于 2011-10-1 21:44
你可以详细看一下DRC的说明再对症下药

呀，终于有大侠明白我意思了。但是还是不懂怎么改。
错误如下。
  < DRC ERROR >           
# f3 F" ?2 Y8 o$ X
  Class:           DRC ERROR CLASS
) K0 r: y% ~7 |' q3 u4 W7 @  Subclass:        BOTTOM
  Origin xy:       (-833.54 -2264.18)
8 n# Y- R" y5 c& g8 U2 |/ H/ P$ q  Constraint:      Line to Thru Pin Spacing
  Constraint Set:  DEFAULT
  Constraint Type: NET SPACING CONSTRAINTS
9 _, t( i* t  o! p' i; q
% ]% S1 `& |' e9 P  Constraint value: 11 MIL
  Actual value:     0 MIL
& f+ G  c, S- H- j' w9 ?
  - - - - - - - - - - - - - - - - - - - -
- d2 P8 ]. k5 C& C9 ?1 R  Element type:    SYMBOL PIN
& }. a9 \% H. b* R+ R  Class:           PIN
: P$ x4 U+ N$ E
  PIN:          R26.2
; D8 a# M- O4 o. ~  pinuse:       UNSPEC
  location-xy:  (-856.52 -2287.16)
# g" J7 H9 t2 m& T5 `5 {8 m  part of net name:  GND_SMALL_SIGNAL
8 P; R5 b6 d& q  - - - - - - - - - - - - - - - - - - - -
. P+ s9 }: ]$ F$ ]7 k, {  Element type:    ODD-ANGLE LINE SEGMENT
8 m6 T8 R) C3 j) R0 h, R7 |. j3 Z- x  Class:           ETCH
  Subclass:        BOTTOM
3 O. t& v1 Z& u7 d1 F
' z# n7 l1 L# }! U/ R) {  part of a connect line
  Not on a Net


我发觉错误的地方都是NOt on a Net。但我怎么修改导线的属性，令到它是我要的网络呢？例如我本来是模拟地，相连后，变了电源地，再改，模拟地就出错了，但电源地就无问题。求大侠指教

catking5252

dbit 发表于 2011-10-1 21:42
/ R$ h! L+ _, J( }在原理图中并不知道FG或GND放在哪，你这样不断的改，当然会出现应当FG的地方变为GND,如果你想修正，建议从P ...

小弟新手自学。地不是shape，是导线来的。怎么改导线FG为GND呢。

dbit

DRC 描述是pin 和线 gap太小，是0，在16.3下，
  O* M9 u" f% D+ {, q1.allegro的linsence功换到SI模式(在file下的change editor),
2.在logic菜单下有edit nets，点你想修改的网络就可以

catking5252

dbit 发表于 2011-10-3 11:52
! p# e# `0 ?4 l' YDRC 描述是pin 和线 gap太小，是0，在16.3下，
1.allegro的linsence功换到SI模式(在file下的change editor ...

非常感谢您！