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有谁布过SRIO或者其它高速差分串行总线吗?

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该用户从未签到

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1#
发表于 2008-6-13 08:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近在做一个东西,用的是SRIO,跑3.125G的速率,不知道哪位大侠做过,想请教一下该注意哪些东西?

该用户从未签到

2#
发表于 2008-6-13 17:36 | 只看该作者
在差分走线的终端以Pi型/T型端接实现阻抗匹配。9 P* Q% w* O' k
尽量避免走线参考层的切换。
2 i9 |1 y3 b, M' l 6 }) \2 m' ~$ j7 ~  y* A& [

& n4 m. C4 ?. N# U. F8 B$ k+ ~[ 本帖最后由 forevercgh 于 2008-6-13 18:44 编辑 ]
  • TA的每日心情
    开心
    2019-12-3 15:20
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    3#
    发表于 2008-6-13 17:46 | 只看该作者
    线不要太长,在控制好差分阻抗的前提下,尽量粗些,另外2根线要精确等长,参考平面里尽量避开过孔、连接器的反焊盘。

    该用户从未签到

    4#
    发表于 2008-6-16 11:17 | 只看该作者
    控制好差分阻抗,尽量走在统一层,减少过孔,有一个完整的参考平面,所附为TI 的一个layout guide(Implementing Serial Rapid IO PCB Layout on a TMS320C6455 Hardware Design)

    Implementing Serial Rapid IO PCB Layout on a TMS320C6455 Hardware Design.pdf

    127.99 KB, 下载次数: 75, 下载积分: 威望 -5

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    该用户从未签到

    5#
    发表于 2008-6-19 12:26 | 只看该作者

    感觉你提供的信息太少了,还是做一些分析之后,再交流。
    # f, j+ l0 w6 ]1 _
    7 t& y8 N  Z% M$ D; g7 H5 e+ B首先,芯片电平,叠层信息,传输距离,连接器和板材选型,多少对差分线,芯片内部的预加重和均衡功能都要给大家分析一下。
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