MOS管误导通

woshii菜鸟 · 发表于 2021-12-24 17:28

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设备在开机时，由于FPGA自我配置过程中，IO口虽然被设置成高阻态，但用示波器抓信号时还是会有80ms的持续0.8V的电平输出给到Q30，导致图中的Q30导通，随即Q108导通，给主板有一瞬间的上电，各位大哥，怎样才能让图中的三极管Q30在上电时不导通，进而降低硬件风险。

想软硬通吃 · 发表于 2022-1-13 12:28

基极前串个二极管可以不

asdf193 · 发表于 2022-1-13 13:40

加个电容在B上，

SERE · 发表于 2021-12-27 13:08

Q30基极前的分压电阻R403、R404调一下，把三极管开启的阈值电压调高不就行了。

woshii菜鸟 · 发表于 2021-12-24 17:30

原理图上传

xbin · 发表于 2021-12-24 19:45

本帖最后由 xbin 于 2021-12-24 19:47 编辑

1. PWR_12V_ON接个2K对地，把FPGA拉低。2. R403改为10K，分压后三极管的b级，就会小于0.8V就不会导通了。

PiggyWu · 发表于 2021-12-25 10:38

T=RC。R403后端对地串电容，延长Q30开通时间（T的时间大于2*80ms）

flying2016 · 发表于 2021-12-25 12:24

R404换成1K应该更直接

zlpkcnm · 发表于 2021-12-25 16:05

FPGA里面是不是有个设置上拉电阻的地方，可以把上拉电阻去掉；研究下，我以前用CPLD的时候，搞过这个问题；改了就好了

woshii菜鸟 · 发表于 2021-12-27 09:02

zlpkcnm 发表于 2021-12-25 16:05# T% l3 O# U, d1 S2 ^4 {
FPGA里面是不是有个设置上拉电阻的地方，可以把上拉电阻去掉；研究下，我以前用CPLD的时候，搞过这个问题； ...

这款没有这个PUDC_B管脚。

seewolf · 发表于 2021-12-27 09:11

最简单的就是三极管改MOS管

woshii菜鸟 · 发表于 2021-12-27 09:39

xbin 发表于 2021-12-24 19:45% u# n7 U& Y5 u
1. PWR_12V_ON接个2K对地，把FPGA拉低。2. R403改为10K，分压后三极管的b级，就会小于0.8V就不会导通了。

这种情况下，控制信号也被拉的很低，打不开三极管。

304495297 · 发表于 2021-12-27 10:23

woshii菜鸟发表于 2021-12-24 17:30) ~2 |9 J1 _% i* p+ N
原理图上传

R404接RWR_12V_ON来， R402用100K级，与R401接成反压点约7v--8v（你是12V的，为了安全，看AOD403规格书Vgs大于3.5V就可以导通）
图片给你参考一下

woshii菜鸟 · 发表于 2021-12-27 10:48

304495297 发表于 2021-12-27 10:23
$ y* k# I' p3 {1 `3 ?1 _- {R404接RWR_12V_ON来， R402用100K级，与R401接成反压点约7v--8v（你是12V的，为了安全，看AOD403规格书Vg ...

非常感谢。。。

wuguibing · 发表于 2022-1-13 16:00

xbin 发表于 2021-12-24 19:45
/ W+ z F" V2 p% v1. PWR_12V_ON接个2K对地，把FPGA拉低。2. R403改为10K，分压后三极管的b级，就会小于0.8V就不会导通了。

分压？确定？

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