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设计时应注意：) q( I3 v w# s5 a c
1. 设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过，后才能进行下一步的工作。* m1 p b* B! @+ N
2. 端口信号排列要统一，一个信号只占一行，最好按从哪个模块来到哪个模块去的关系排列。# ~5 y8 T- N) V6 D8 z, W i
3. 信号的命名要清晰、明了，有明确含义，同时使用完整的单词或大家基本可以理解的缩写，避免使人产生误解。
; ~( Y* s: r& D1 S* b Z3 F4. 一个模块尽量只用一个时钟，这里的一个模块是指一个module。在多时钟域的设计中涉及到跨时钟的设计最好有专门一个模块做时钟的隔离。这样做可以让综合器综合出更优的结果。3 N. D& v+ u9 ^1 }+ j( K" \# e
5. 尽量在底层模块上做逻辑，在高层尽量做例化，顶层模块只到做例化，禁止出现任何胶连逻辑（glue logic）,哪怕仅仅对某个信号取反
) b+ _" x) d3 [+ G6. 在 FPGA 的设计上禁止用纯组合逻辑产生latch。
& a% M, P( ]- J- p& I K2 R7. 一般来说，进入 FPGA 的信号必须先同步，所有模块的输出都要寄存器化，以提高工作频率，这对设计做到时序收敛也是极有好处的。3 x0 c7 G: y+ m
8. 除非是低功耗设计，不然不要用门控时钟：这会增加设计的不稳定性，在要
& k8 T Z: E7 h* o2 o用到门控时钟的地方，也要将门控时钟用时钟的下降沿打一拍再输出与时钟 F& y2 h& `( z) x. }5 k7 n" ~
相与。
# m" H) R7 M" n+ \分析系统划分模块7 b, N5 ^( w% |; T" i4 n& ?1 |
各 子模块设计
3 R$ r9 m0 l1 f2 P2 Y, k6 ]) [HDL 实现
0 e, x" |8 E! Y各子模块前仿真( y4 X: q$ r) D
各模块联合组成系统
' \$ z U5 a- y功能仿真& K, f* n9 ~% t- n1 m- \
逻辑综合) \- s+ d% Z8 ~! {
布局布线
( q8 ]- i/ o) M- F0 r0 p后仿真( A. ?, w6 w/ b( y. q6 Q5 @' x! n
系统硬件测试) ]7 u Q6 s/ E- L- ?+ a
静态时序分析) @6 ?' C% P4 S* w! p% V1 X
+ f/ C3 e- c5 V+ h* c( i9. 尽量不要用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的/ G1 k+ h% c3 }
方式，否则这钟时钟满天飞的方式对设计的可靠性极为不利，也大大增加了8 D! E4 |/ I5 J5 n$ `; B" W5 B
静态时序分析的复杂性。
2 q9 X5 R( u4 `, @) Z) \6 o10. 内部模块不能出现 inout 端口，如果需要，把inout 端口拆分为一组input 和2 A# g8 k8 ~' a4 B7 O5 i
output。
2 f% R1 t1 T! ?6 _: F" W0 d- a11. 数据都十六进制或者二进制表示，且要标上位数。这样做综合器综合出的结0 t% d1 k! m* F' R) q
果较好。
" G, R$ B0 M8 U2 {, i: Y12. 对齐一律用空格键，避免用TAB 键。这样可以保证程序在其它机子上显示的9 }& y& ~( r4 V c6 C/ b/ J! g
格式一致，便于阅读。4 W p8 Y6 g4 r1 N9 E+ q
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发表于 2021-12-16 13:55
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