时钟经过PLL是否可以减少jitter?

liqiangln

如果一个时钟经过一个时钟器件（buffer+PLL），这个器件的时钟输出相对时钟输入是否可以减小一些jitter ? 有实际项目，和芯片制作的哥们给些建议。 简单的说就是同一指标RMS值，输入是10ps,而经过PLL输入变成5ps了。

Allen

可以，但要好的PLL设计才行，因为PLL本身也会带来jitter，低质的PLL会适得其反。

liqiangln

是啊，理论是可以消除一些jitter的，就是担心适得其反。

yun12

可以的需要HW ENGNEER 设计电路

stupid

可以，但要好的PLL设计才行，因为PLL本身也会带来jitter，低质的PLL会适得其反。
1 o5 r% O$ z3 v( U( e" SAllen 发表于 2008-6-10 23:24

2 q: l# u& ]) E. L

    诚如Allen所言，PLL会将带宽以内的抖动跟踪掉，常见的PLL带宽为1～10MHz，但另一方面，PLL自身也存在固有抖动，会传递到下一级。

giga

诚如Allen所言，PLL会将带宽以内的抖动跟踪掉，常见的PLL带宽为1～10MHz，但另一方面，PLL自身也 ...
2 q$ @% L. r# P( r2 O/ r6 }stupid 发表于 2010-7-13 09:04

5 V/ w/ Y4 C$ |1 J3 U# n+ b

注意，PLL跟CDR还是有区别的。PLL如何将带内抖动跟踪掉？所谓跟踪，只有在CDR中，当Data与Clk做减法时才有。PLL是对输入时钟的带外抖动抑制掉。

stupid

$ [5 `: `3 G! L( w2 O
# r+ b- r5 w0 U回复 6# giga
! r! E% T) T! J- h$ G* @3 E  f+ d

   
    明白，而抑制的实质是因为PLL内部存在的LPF，但另一个注意的地方是所谓的Knee点的抖动传递。
" g/ @* d6 S" g4 I* [$ P
2 B; }3 O' `7 X( _6 b+ @, j
, N8 H# l( u: g
4 N+ K5 [- y+ X& W常见的CDR一般是PLL，但也有DLL，比如Xilinx

- d1 H% W& c6 Y4 ~再举一个例子，采用81134，固有抖动大概是十几ps，但送给PLL后，表现只有几个ps

0 y/ e* `6 Q/ G

liqiangln

谢谢各位的关注，现在的实现方式基本都是APLL来实现Jitter的消除。08年的时候，由于芯片的要求比较高，而且商业芯片的性能确实也存在一些风险。

& v1 e& O! P1 h" I2 w! [现在商业芯片DPLL+APLL集成的方式，这个问题基本已经能解决了。而且Jitter的测量，现在也越来越重视Phase noise的指标，直接跟内部的PLL的相关。
0 z/ l9 N. |0 v) x
2 g5 W/ ^: {5 [, s0 O0 h$ ]" Dstupid ，多谢，我也在SH，不过去Lab的时候，很少能看到你，呵呵。
( N6 }) q4 U. u$ j- w# e
) }7 Y6 D* ]' J4 [: i

stupid

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( l- ?: k3 T. C
( T9 ~5 k* H7 Z! ]呵呵，随着抖动预算越来越紧张，链路中的每一部分都必须仔细考虑，而且必须持续不断的改进，才能满足貌似“变态”的要求。
/ `0 @" V/ d; p5 P9 M3 K
在PLL的设计上，Altera和Xilinx现在都用模拟的。

而相噪的测试，类似于对VCO之类的，最好用的仪器是信号分析仪。
6 y3 B: g+ |* }; M) H9 e