PCB中高频信号传输振铃如何减小

Pershing34

FPGA给出的SPI控制信号在PCB中传输，测量到信号振铃较为严重，在无法缩短传输距离的情况下如何尽可能的减小呢？
信号振铃导致信号质量变差，从IC的输出受到影响，输出的信号质量变差
! `9 [" ~7 a( ^4 v! i. D- u

没有星星的夜空

主要还是增加串阻减小振荡

Pershing34

一，信号振铃是怎么产生的呢？       由于任何传输线都不可避免地存在着引线电阻、引线电感和杂散电容，这样就会导致阻抗的变化。因此，一个标准的脉冲信号在经过较长的传输线后如果信号传输过程中感受到阻抗的变化，就会发生信号的反射。这个信号可能是驱动端发出的信号，也可能是远端反射回来的反射信号。根据反射系数的公式，当信号感受到阻抗变小，就会发生负反射，反射的负电压会使信号产生下冲。信号在驱动端和远端负载之间多次反射，其结果就是信号振铃。大多数芯片的输出阻抗都很低，如果输出阻抗小于PCB走线的特性阻抗，那么在没有源端端接的情况下，必然产生信号振铃。大量的实验表明，引线电阻可使脉冲的平均振幅减小；而杂散电容和引线电感的存在，则是产生上冲和振铃的根本原因。在脉冲前沿上升时间相同的条件下，引线电感越大，上冲及振铃现象就越严重；杂散电容越大，则是波形的上升时间越长；而引线电阻的增加，将使脉冲振幅减小。“振铃”就是是一种阻尼振荡，其幅度会随时间呈指数衰减。而如果是存在幅度稳定的振荡，则那不是振铃，就是一般的振荡。是否会有振铃或振荡，与相位确有关系。当然还与系统“阻尼”有关。 + ~  d* T- P0 k. a, F 二，在实际电路中，采用下列几种方法来来减小和抑制上冲及振铃。       (1)串联电阻。利用具有较大电阻的传输线或是人为地串入适当的阻尼电阻，可以减小脉冲的振幅，从而达到减小上冲和振铃程度的目的。但当传入电阻的数值过大时，不禁脉冲幅度减小过多，而且使脉冲的前沿产生延迟。因此，串入的阻尼电阻值应适当，并且应选用无感电阻，电阻的连接为值应靠近接收端。       (2)减小引线电感。设法减小线路及传输线的引线电感是最基本的方法，总的原则是：尽量缩短引线长度；加粗到线和印制铜箔的宽度；减小信号的传输距离，采用引线电感小的元器件等，尤其是传输前沿很陡的脉冲信号时更应注意这些问题。: h. `% b5 b# C4 M7 `) l       (3)由于负载电路的等效电感和等效电容同样可以影响发送端，使之脉冲波形产生上冲和振铃，因此，应尽量减小负载电路的等效电感和电容。尤其是负载电路的接地线过长时，形成的地线电感和杂散电容相当可观，其影响不容忽视。       (4)逻辑数字电路中的信号线可增加上拉电阻和交流终端负载。上拉电阻的接入，可将信号的逻辑高电平上拉到5V。交流终端负载电路的接入不影响支流驱动能力，也不会增加信号线的负载，而高频振铃现象却可得到有效的抑制。3 T% g! M' L+ }5 V       (5)另外，特别是在开关电源电路中，在测试传导辐射测试时，150KHz～2MHz左右振铃现象尤其严重，可以明显看到振铃的波形。有几个关键阻容对消除振铃很有帮助。如DRVH，DRVL的串联电阻，输出电感靠PHASE端的RC阻容等等。至于值的大小，需要根据实际电路匹配。硬开关电路中，开关在切换时，杂散参数（L、C）会产生谐振，或是与电路中的集总参数器件发生谐振，产生过冲，形成振铃。- ]/ t  I& q$ h: h 2 O- O7 B8 T" O8 w, H3 t  A+ N* u       上述振铃除了与电路条件有关外，还与脉冲前沿的上升时间密切相关。即使电路条件相同，当脉冲前沿上升时间很短时，上冲的峰值将大大增加。一般对于前沿上升时间在1以下的脉冲，均考虑产生上冲及振铃的可能。因此，在脉冲信号频率的选择问题上，应考虑在满足系统速度要求的前提下，能选用较低频率的信号绝不选用高频信号；如无必要，也不应过分要求脉冲的前沿非常陡峭。这对从根本上消除上冲和振铃视听有利的。

Pershing34

一，信号振铃是怎么产生的呢？
      由于任何传输线都不可避免地存在着引线电阻、引线电感和杂散电容，这样就会导致阻抗的变化。因此，一个标准的脉冲信号在经过较长的传输线后如果信号传输过程中感受到阻抗的变化，就会发生信号的反射。这个信号可能是驱动端发出的信号，也可能是远端反射回来的反射信号。根据反射系数的公式，当信号感受到阻抗变小，就会发生负反射，反射的负电压会使信号产生下冲。信号在驱动端和远端负载之间多次反射，其结果就是信号振铃。大多数芯片的输出阻抗都很低，如果输出阻抗小于PCB走线的特性阻抗，那么在没有源端端接的情况下，必然产生信号振铃。大量的实验表明，引线电阻可使脉冲的平均振幅减小；而杂散电容和引线电感的存在，则是产生上冲和振铃的根本原因。在脉冲前沿上升时间相同的条件下，引线电感越大，上冲及振铃现象就越严重；杂散电容越大，则是波形的上升时间越长；而引线电阻的增加，将使脉冲振幅减小。“振铃”就是是一种阻尼振荡，其幅度会随时间呈指数衰减。而如果是存在幅度稳定的振荡，则那不是振铃，就是一般的振荡。是否会有振铃或振荡，与相位确有关系。当然还与系统“阻尼”有关。
+ ~  d* T- P0 k. a, F
二，在实际电路中，采用下列几种方法来来减小和抑制上冲及振铃。
. u9 t2 @( U: S( D      (1)串联电阻。利用具有较大电阻的传输线或是人为地串入适当的阻尼电阻，可以减小脉冲的振幅，从而达到减小上冲和振铃程度的目的。但当传入电阻的数值过大时，不禁脉冲幅度减小过多，而且使脉冲的前沿产生延迟。因此，串入的阻尼电阻值应适当，并且应选用无感电阻，电阻的连接为值应靠近接收端。
( }8 Z9 S" G8 Z4 E3 H0 p      (2)减小引线电感。设法减小线路及传输线的引线电感是最基本的方法，总的原则是：尽量缩短引线长度；加粗到线和印制铜箔的宽度；减小信号的传输距离，采用引线电感小的元器件等，尤其是传输前沿很陡的脉冲信号时更应注意这些问题。: h. `% b5 b# C4 M7 `) l
      (3)由于负载电路的等效电感和等效电容同样可以影响发送端，使之脉冲波形产生上冲和振铃，因此，应尽量减小负载电路的等效电感和电容。尤其是负载电路的接地线过长时，形成的地线电感和杂散电容相当可观，其影响不容忽视。
" q' S# T2 ]4 |. J! q      (4)逻辑数字电路中的信号线可增加上拉电阻和交流终端负载。上拉电阻的接入，可将信号的逻辑高电平上拉到5V。交流终端负载电路的接入不影响支流驱动能力，也不会增加信号线的负载，而高频振铃现象却可得到有效的抑制。3 T% g! M' L+ }5 V
      (5)另外，特别是在开关电源电路中，在测试传导辐射测试时，150KHz～2MHz左右振铃现象尤其严重，可以明显看到振铃的波形。有几个关键阻容对消除振铃很有帮助。如DRVH，DRVL的串联电阻，输出电感靠PHASE端的RC阻容等等。至于值的大小，需要根据实际电路匹配。硬开关电路中，开关在切换时，杂散参数（L、C）会产生谐振，或是与电路中的集总参数器件发生谐振，产生过冲，形成振铃。- ]/ t  I& q$ h: h
# z0 N; [" R' V& k2 O- O7 B8 T" O8 w, H3 t  A+ N* u
( S# U6 m$ B" k2 f' u) o      上述振铃除了与电路条件有关外，还与脉冲前沿的上升时间密切相关。即使电路条件相同，当脉冲前沿上升时间很短时，上冲的峰值将大大增加。一般对于前沿上升时间在1以下的脉冲，均考虑产生上冲及振铃的可能。因此，在脉冲信号频率的选择问题上，应考虑在满足系统速度要求的前提下，能选用较低频率的信号绝不选用高频信号；如无必要，也不应过分要求脉冲的前沿非常陡峭。这对从根本上消除上冲和振铃视听有利的。

菜鸟001

在信号发送端串联小电阻试试

Pershing34

lfc1203 发表于 2021-12-6 17:30
6 W  N6 f9 p+ P2 q在信号发送端串联小电阻试试

正有此意

killer00

单片机驱动IO口，光耦那3脚上下沿反应时间基本1ms以内，但是mos管开关波形那上下沿基本40ms左右，图中漏极已经通过接线端子连接上+KM和10K电阻了，请问为啥开关那么慢，

Pershing34

killer00 发表于 2021-12-7 08:43
" T" b; A( ^/ b6 q; ?1 ^( l单片机驱动IO口，光耦那3脚上下沿反应时间基本1ms以内，但是mos管开关波形那上下沿基本40ms左右，图中漏极 ...

7 U( f) x1 y  `) ?是不是IO的驱动能力不够，增加个图腾柱电路（NPN和PNP上下对称的那个）
( D& i8 U) ^& M; l: @

单板开发xmw

源端加串阻

shunyuzhan1

阻抗匹配，源端串联或者终端并联