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DDR地址线创建port时,报错

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1#
发表于 2021-8-24 15:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在用POWER SI工具进行频域仿真时,产生如下问题,在此求教。
3 K1 Z& Q" d( j% m" @1.地址线后端有上拉电阻时输出port时报错?错误见图片。(此处只选择了两根地址线,错误应该是和上拉电阻有关)
. n, }) A' \7 I3 L% {. J: Z7 a
5 L! T& S" [' @% j- `8 |: V2.对下图中的DDR时钟线如何建立port?6 B  M( e$ |! g5 |
  |2 r5 s, ]7 n1 `; B

2 p# i, G- y; o6 K7 t0 N. |  ^

“来自电巢APP”

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2#
 楼主| 发表于 2021-8-24 15:31 | 只看该作者

该用户从未签到

3#
发表于 2021-8-24 15:44 | 只看该作者

36591120210824155246mmexport1629791547398.jpg (119.63 KB, 下载次数: 10)

36591120210824155246mmexport1629791547398.jpg

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36591120210824155310IMG_20210824_153858.jpg (1.04 MB, 下载次数: 9)

36591120210824155310IMG_20210824_153858.jpg

“来自电巢APP”

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4#
发表于 2021-8-24 17:18 | 只看该作者
这个我也不太熟练,如果是我我会检查一下两根线连接的电阻电容使能了没有?上拉电源网络使能了没有?

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5#
发表于 2021-8-28 23:07 | 只看该作者
learning...learning
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