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利用toolbox组件中的panelize进行PCB 拼版

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    发表于 2021-3-17 12:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    本帖最后由 heyan504538 于 2021-3-17 16:31 编辑
    8 L' R8 j* H/ \
    - h9 M, F6 E, _3 G当前在PCB中直接进行拼版的话,用的比较多的方式是创建module,针对单个文件进行拼版的话该方式还是比较快捷好用,但是如果有多个文件需拼版,或者创建好拼版后需要优化,调整,修改的话,会比较麻烦。3 F. E+ X( f' `6 k2 d0 E5 U1 A
    最近研究了一下allegro的 productivity toolbox功能,其中就有关于拼版的功能panelize,但是网上针对这一功能的介绍比较少,在这里我就把自己摸索出来的方法共享出来了,英文好的,可以直接看官方的手册 Allegro拼版_panelize.pdf (1.81 MB, 下载次数: 60)
    7 T1 e+ P& T2 _! o+ [/ l9 o4 w) b9 T拼版步骤(提前导入拼版结构图,准备好):! \; q* z  V; _4 I$ m+ Z
    1:勾选toolbox组件
    , \/ g$ r2 B) {4 R! C8 T6 }8 e6 x, z 6 S) K5 h, w2 c/ p6 ~
    2:export techfile (主要包含一些设计规则信息)% R6 L* F: p9 h3 Z, W/ w5 E
    3:manufacture-----fab panelize tool,进入拼版设计界面
    - E. j' o$ V! |9 X: v! G
    ; c0 }8 X; C. y(1):选择已设计好的PCB文件路径,如果需要对多个不同的PCB文件进行拼版的话,依次添加行,选择相应的路径即可;, A: Y# |) l3 ?- U- j$ u
    - p( C" t0 d; Q3 J7 ~( P
    勾选使用相关路径,即拼版文件存储在该路径下;
    5 e& H9 t  E  a% d- e. y1 n2 O7 Z- A$ J(2):设计/复制包含的层;1 r: w4 Y" e( W, r, v- i$ O
    ALL: 所有的层,包括一些区域设计,ANTIEHCH等;此处勾选ALL
    ) i, w5 d. |' w  g) P3 q$ XArtwork based:只有光绘层;$ U9 |+ [3 r) z+ y  N5 R
    (3):设计过程
    # Z5 s) p+ J( o0 |& Zexclude routing: 排除走线,即只复用器件布局;
    0 t+ V. [9 m( P. n4 Lload artwork: 允许导入光绘类的数据(格式,单位,精度等)
    / ]! h: M: T( G9 Q4 H3 oclear nets: 清除网络4 J# A( }8 g7 K( P2 x; n
    (4):此处设置主要是针对多个文件(层数需一致)进行拼版的话,需要同步叠层设置,包括叠层顺序,叠层名称等,选择一个为基准,单击同步。. Z6 u% v, B  N& ]
    (5):导入前面生产的techfile,导入设计规则
    ( G$ R2 w/ P5 c(6):先点击创建module,再place  X  j" u  ~! a- [3 `& Y! M* o
    . d/ [$ J. D  V! m
    此处可以对拼版文件进行旋转, 镜像,单独放置,或者矩阵放置(设计行列,偏移量)
    + V; S) d& \3 t  I1 z; X5 T5 f- e: S3 Z, D( w- z$ s' a" k( z; e
    ! c4 @5 g+ O/ l. E' q

    & O) s) T: z7 n. b/ N
    - J& G$ f3 g: l5 U$ p' Q9 b+ g ' B" y3 x  b# z
    手动放置的话注意选好基准,放置完成后,此界面也可以显示放置拼版后的坐标等相关信息,可以再核查一遍,确认无误后单击OK完成。6 W- e% {1 A4 S" z0 J
    & P4 k8 k- c- `7 M& o3 j5 w
    需要注意的的有以下几点:
    8 M$ K1 E) l# v" d+ V* e! }3 N6 g1:生成的拼版文件铜皮默认的是静态铜皮;
    ' R( N  R+ Q: m2 v# O, S2:区域规则需要重新赋值;
    - g+ |" S- Z* A' R; P/ ^* V- @( U3:有rout keep in的话会产生报错,删除即可;' ^2 E  ]# S3 ^  E' J8 p8 |
    4:位号丝印需要处理,会带有module的前缀,P1~,P2~,但是会产生新的丝印层,详见下图,位号丝印处理的方法很多,这里不再赘述。$ m* [5 q4 |7 B/ b/ u5 d% z

    / V  T, r9 E- @  [' u7 M# r5 c5 q  D1 Q
    6 P8 x$ q4 Y; b7 J
    5:后期有器件更新或者其他更改的话,直接更新同步即可,这也是该方法比较方便的一点。
    8 }+ s7 t: i' \  x
    3 E- y4 O# K" y% O ; J) z7 ^5 j( n$ `5 N! b0 e
    以上有表述不对或者不清楚的欢迎大家留言,指正,大家共同探讨学习。
    : m9 n0 J4 R6 h) x
    ; l9 z  ?" a: s* s, @+ |
    2 W. m8 U9 C: I" ^: y

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    发表于 2022-12-3 17:09 | 只看该作者
    感謝分享 這正是我需求的

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    7#
    发表于 2024-3-13 18:24 | 只看该作者
    厉害,找半天这种博客了

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    发表于 2024-3-13 23:33 | 只看该作者
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