CPU频率上不去，Layout阶段最有可能出现的问题在什么方面？

aesther

cpu只能上到100兆，
Layout的问题出来那里？

cmos

data ,address和clock之间的等长关系不对。预留误差过大， 是板仿的问题，和你无关。

zsq0503

是的

aesther

原帖由 cmos 于 2008-5-22 17:38 发表
data ,address和clock之间的等长关系不对。预留误差过大， 是板仿的问题，和你无关。

. h! J7 U7 p' i% d
* J' ^4 v' \6 W+ n; U( i那你认为和接地有关系么

Allen

原帖由 aesther 于 2008-5-26 11:21 发表

1 q+ b1 H9 A1 h
那你认为和接地有关系么

不是没有可能，电源地处理不好也可能会导致CPU频率上不去，CPU频率上去了，功耗肯定增加，在我们的电脑主板里，通常需要加压才能超频，就是这个道理，不过对于你的问题，这种可能性比较小。
: Y* P+ j7 q( q7 D$ E除了2楼说的时序问题，也可能跟信号质量有关。

aesther

原帖由 allen 于 2008-5-26 21:50 发表

不是没有可能，电源地处理不好也可能会导致CPU频率上不去，CPU频率上去了，功耗肯定增加，在我们的电脑主板里，通常需要加压才能超频，就是这个道理，不过对于你的问题，这种可能性比较小。
8 a* m' w5 @9 C4 L除了2楼说的时序问题， ...

; d. t4 L$ D1 r" k
' P3 Z( p! k5 d, g1 M那相比之下那个更关键？

Allen

原帖由 aesther 于 2008-5-29 12:25 发表


) O" Z6 }3 t4 O1 y6 n6 o那相比之下那个更关键？

+ w9 Y8 l4 g' v! {& h4 P' y抓个波形来看看就基本清楚了。

cmos

那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

aesther

原帖由 cmos 于 2008-5-29 14:44 发表
& Y- r: r! ^1 ?9 d+ p那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

3 Y0 D/ s3 l+ K/ |5 x# }  [' ]" M

如果只跑200MHZ理论误差距离可以为多少？

wuxiaotao

先量量电源和时钟