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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助：导入网表时自动创建了match group
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求助：导入网表时自动创建了match group

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kerwinash

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1#
发表于 2021-2-21 21:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kerwinash 于 2021-2-21 21:47 编辑
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: j2 J( S, P8 u- E  ]0 v
原理图里net group是空的) C! P& T; S2 q3 ?* [& `
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9 X$ h( x+ U/ i; s0 K- J$ T" s! Z删掉以后，再次导入网表还会出现；忘记原理图搞过什么了。我只知道原理图可以创建diff pair，不知道还可以创建match group。哪位知道是什么回事，谢谢。
5 W6 Y9 d9 J1 Z5 l- g
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zawq

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2#
发表于 2021-2-22 10:01 | 只看该作者
兄弟 帮你顶一下

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xya

该用户从未签到
3#
发表于 2021-3-1 11:16 | 只看该作者
导原理图的时候勾上ignore electrical constraints

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timeout
这个答案是正解  详情 回复 发表于 2021-3-1 13:40

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timeout
  • TA的每日心情
    开心
    2020-8-3 15:44

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2021-3-1 13:40 | 只看该作者
    xya 发表于 2021-3-1 11:16, b  V& F  d; {& s7 C7 a
    导原理图的时候勾上ignore electrical constraints

    0 y% u0 ~2 Z" f- K6 o9 O  j( E这个答案是正解
    . r. ~% u( o9 H) w4 g

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