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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › 求助：导入网表时自动创建了match group
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求助：导入网表时自动创建了match group

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kerwinash

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1#
发表于 2021-2-21 21:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kerwinash 于 2021-2-21 21:47 编辑
% i) p* q2 T9 [* J' x$ O% E, k6 z) u" S

$ ~! c- T  s' t7 @原理图里net group是空的
' ]& R6 D8 r- D! e
  z$ L& h0 A% B3 w+ Y
3 w  ?, O4 K4 u* u. r( M9 {: L* D5 ^% x$ L
删掉以后，再次导入网表还会出现；忘记原理图搞过什么了。我只知道原理图可以创建diff pair，不知道还可以创建match group。哪位知道是什么回事，谢谢。% X8 W( O, x7 e6 m( E0 d0 j
& t$ d" `6 I1 U1 n6 T, o
7 `3 c8 F9 \  J+ m  c
7 v2 g# `& j" b5 k/ W

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zawq

该用户从未签到
2#
发表于 2021-2-22 10:01 | 只看该作者
兄弟 帮你顶一下

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xya

该用户从未签到
3#
发表于 2021-3-1 11:16 | 只看该作者
导原理图的时候勾上ignore electrical constraints

点评

timeout
这个答案是正解  详情 回复 发表于 2021-3-1 13:40

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timeout
  • TA的每日心情
    开心
    2020-8-3 15:44

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2021-3-1 13:40 | 只看该作者
    xya 发表于 2021-3-1 11:16
    $ \( i( S4 D5 C' {, n导原理图的时候勾上ignore electrical constraints

    - X4 g( o2 H; T这个答案是正解7 O% e' ]) v% U: g! r

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