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一种应用于TDC的低抖动延迟锁相环电路设计 D) d i) p/ y) B$ e" E6 J
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摘要:本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter , TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环( Delay-Locked Loop,DLL)电路.基于TSMC 0.35um CMOS 工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-20OMHz;静态相位误差16lps@125MHz;在无噪声输入的理想时钟驱动下,200MHEz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps ,可满足亚纳秒级时间分辨的TDC应用需求.
: p5 E: ]: L9 P关键词:延迟锁相环;时间数字转换器;静态相位误差;宽动态范围;时钟抖动! ^6 a1 }+ o! i+ I" s6 \0 W0 ?, b
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, P2 `. p3 }( I/ j9 v* A0 B1引言
' a3 q) r4 p; w+ E z+ _( j延迟锁相环( Delay-Locked Loop , DLL)因其独有的多相交错时钟输出特性,广泛应用于高稳定数字同步、数字存储器(Random Access Memory , RAM)接口和时间数字转换器(Time-to-Digital Converter , TDC)等各类电路系统中",其中对应用于TDC电路的多相时钟,要求尽可能高的频率稳定性以及多相相位偏差分布的均匀性.相比于环形振荡器(Ring Oscillator)和锁相环( Phase Locked Loop, PLL), DLL电路具有低抖动、低相位噪声、单极点无条件稳定的显著优点,更适应TDC的应用需求.DLL内部压控延迟线所产生的多相均匀分布时钟用于剩余误差时间的细分辨,受控延迟线输出时钟作为高段位线性反馈移位寄存器(LineaRFeedback Shift Register , LFSR)伪随机计数器的计数时钟,分别实现基于时钟周期分数式计数和整数式计数的TDC功能,两者结合可兼顾量程和分辨精度的共同需求.为避免TDC细分辨量化性能退化甚至失效,必须抑制DLL可能发生的失锁或谐波锁定.
' V5 ^, U! A# V* `( Q为了扩展 DLL工作频率范围、降低其锁定后的静态相位误差和时钟抖动,本文从系统架构,模块结构、版图优化设计等方面入手,提出了一种应用于两段式TDC5 ?6 K I1 y% T. j; {+ ~- P
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发表于 2021-2-4 10:38
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