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[Cadence Sigrity] 任何定义跳线模型和DDR PCB仿真中PIN Delay

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1#
发表于 2021-1-12 09:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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@dzkcool,杜老师请教一下:1.sigrity里面component manager里面有一个四PIN跳线(1和2,3和4通,用于跳线接通电源),进行eidt model时Definition该如何定义,目的是让跳线非常小的阻抗通,或者有哪些资料可以参考。
8 A3 g- r1 z* t" C( D6 z2 Q1 p% s; V* _2 K' |3 q
2.在DDR的sigrity PCB仿真中,如果存在pin delay该如何处理。( j; i0 e# B4 I7 I, C* U
谢谢。
! u+ j& _* }' f. u$ X$ L6 i+ l4 @) p

该用户从未签到

2#
发表于 2021-1-12 10:26 | 只看该作者
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    发表于 2021-1-12 11:15 | 只看该作者
    按Spice网表的方式定义即可,例如
    & D9 h! v: F( ~' S; R' eR1 1 2 0.1
    2 v' ?6 q) l% {8 Y5 n' V8 YR2 3 4 0.1

    点评

    非常感谢。pin delay会不会包含在芯片的model当中?  详情 回复 发表于 2021-1-12 19:12

    该用户从未签到

    4#
     楼主| 发表于 2021-1-12 19:12 | 只看该作者
    dzkcool 发表于 2021-1-12 11:157 I# e) N: e* B7 H& ?+ X, f; T' _
    按Spice网表的方式定义即可,例如
    # O5 J% S$ U3 I2 ~! R% A& ^R1 1 2 0.13 X! R( s$ `' Z' x  G& p6 e& I
    R2 3 4 0.1

    " ^, C- A, a; s+ _非常感谢。pin delay会不会包含在芯片的model当中?
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    2024-2-21 15:59
  • 签到天数: 313 天

    [LV.8]以坛为家I

    5#
    发表于 2021-1-13 09:46 | 只看该作者
    一般不会,如果能拿到芯片的S参数文件,可以用SystemSI做
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