高速串口PCB走线长度判定

RickGao

像PCIE/SATA/USB这种高速串行接口，在设计PCB的时候，我们怎么去判断走线长度是否有风险？
协议规范里面可以找到回损指标，但是这个指标是表示阻抗（频域）连续性的，插损才会设计线长，而协议规范里好像没有提到插损指标，可能是我没找到？
' M& X: p* i+ V6 C我的理解是，即使通过仿真，没有具体插损指标，应该也没办法直接判定走线长度是否安全。
4 x& I. y; u( T' W' j
- o3 K; D- _. o" K  T& J希望大佬们释疑！

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tend

还是有办法判断的

startostar

关系到走线长度：长度<1/4波长

RickGao

tend 发表于 2020-10-26 09:12
还是有办法判断的

9 n6 ^8 h4 e5 P6 z" d, T! \那你怎么判断呢？可否分享一下？

RickGao

startostar 发表于 2020-10-26 09:22
3 x! G) I! a  N. E2 e4 v关系到走线长度：长度

* H2 o( L+ Q/ J  s3 P& ^我的理解是，一般射频信号会去考虑走线长度和波长的关系，高速信号一般都是参考指标的？
你这个关系对应的依据是什么呢？
  s  }- H% |/ s" F1 t, I

startostar

RickGao 发表于 2020-10-26 09:25
我的理解是，一般射频信号会去考虑走线长度和波长的关系，高速信号一般都是参考指标的？
: O, |3 L' H* ?你这个关系对应 ...

可以参考高速信号信号完整性相关理论，主要考虑电压信号反射

RickGao

我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上也找不到，是不是我的思路错了？有没有新的思路分享一下？

RickGao

RickGao 发表于 2020-10-27 19:50
我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上 ...

: v2 j; a/ M: C$ u: m# L  g, w
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RickGao

RickGao 发表于 2020-10-27 19:50
( Y4 f4 t0 o4 q$ U9 O2 i; f我的思路是去规范里面找插损值，然后根据单位线损去估算PCB上最大线长，但是规范里面找不到插损指标，网上 ...

; k7 H; [6 N; r' J1 S5 U我可否理解为，需要仿真眼图来判断？
延迟，上升/下降时间会影响误码率和信号带宽，对吧？但是要想了解信号经过PCB传输后的延迟，上升时间/下降时间的变化，应该还是要通过仿真才能看到。
我找插损指标的目的，是想在不仿真的基础上可以大概判断PCB上走线长度是否安全，所以我需要根据信号的规范，比如PCIE GEN1/2/3的插损指标来对应PCB可以走多长线。
, S; x" w; Q7 h" u8 P2 F

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谢谢分享

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仅做记录，如图

超級狗

PCI Express® 5.0 Architecture Channel Insertion Loss Budget | PCI-SIG

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批西哀醫五點零（PCIe 5.0）、批西哀醫六點零（PCIe 6.0）Signal Budget