本帖最后由 zhoujiahui 于 2020-8-2 09:56 编辑
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03.网表，出了问题这锅甩不了
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最早接触原理图是在初二的时候，初二开始学习物理，还有我最喜欢初二下学期的生物。 在课本上有这么一幅图，能很好的解释三者的关系。
. Z6 t q1 ]$ Y* s4 \网表，是连接原理图与PCB的“传话器”。 左边的是原理图，说了一句话，我爱你；通过网表(介质)传播；右边是PCB，正常的听到的是我爱你。 但如果环境太吵了，敲锣打鼓，放鞭炮，喊麦，搞装修，听到的就可能不是我爱你了。 可能听错听成：我恨你，我杀了你，甚至我弄死你丫的...... 每次听错都是一场误会。 * ?" ~( c0 M1 E& ~5 x
每个项目，从开始到结束，中间大多会更新多次原理图，即网表是正确的。 如果最终PCB没有对应的最终原理图，相当于信息发错群（没把网表更新到最终的PCB），看下面几个段子，想想后果。 有想进小3班群的吗，有的评论区扣1 跟最亲爱的人说晚安，跟别人说睡不着怎么办，我差点被打断腿了 T_T。 & K T: k+ a9 i0 x
如果“传话器”(网表)出了问题，发错地方了，那后果可真是......你懂得酸爽哈哈哈哈。 出了问题，大概率生产出来就是垃圾，一堆垃圾。 一开始，还不知道它是垃圾，还贴片后测试才知道。 浪费钱，板子报废 浪费时间，重新设计和生产
浪费时间，也是浪费钱。 这两项都可能是导致你有深深负罪感，对不起一起做这个项目的其他同事，也对不起供你吃喝拉撒的老板。 制板，贴片，测试的过程中，整个公司的员工都是算工资的。 消费类电子产品上市时间跟产品的销量利润有很大的关系，多家公司做同一款产品，性能都稳定的情况下，谁先上市谁就能吃点这个市场的大部分利润。多家入场时，打价格战的时候，钱就不好赚了。
8 c% h/ {$ m: O( \) { Q; m7 v总结：网表出问题，浪费钱，又推迟产品的上市时间，这锅还甩不掉。
6 ~% ?) o* l* M0 D" }! e% Z常用EDA设计软件有Orcad，Pads，Altium，它们分别有对应的原理图和PCB软件，其中，Pads画原理图是很繁琐的，不少人采用其余另外两款软件搭配Pads来使用，它们的关系为：
2 {" ]: G) o, y* X; n1 }- x一次性写几个软件太难写了，本书将都以Cadence软件举例，原理图用Orcad，PCB用Allegro。
! t& y. y6 ]5 o! |Cadence的原理图软件是Orcad，Orcad导出网表的方法是： 选中 dsn 文件，找到一个带N的图标(Create Netlist)，直接点确定
如果没有异常，Outputs标签会自动生成3个dat的文件。 如果有异常，会出现红色X的报错窗口，然后告诉硬件工程师检查下原理图。 千万不要自己改，我以过来来经验告诉你： 不管设计好不好，先把锅给甩干净了
自己（PCB从业者）改原理图，是卖力不讨好，出事了又要背锅的行为（后面有翻车经验）。 如果硬件让你先改下原理图，你会改的话，可以改，一定要： 一定要让硬件自己改好了，把原理图发过来，只能以Ta的为准
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原理图可能出现哪些问题，导致不能正常导出网表，先学会看错误报告。 找到ERROR错误，看后面的提示，看不到借助软件翻译，常见错误有： - 位号重复
- 没有分配封装
- 同一元件管脚号重复或缺少管脚号
- 同一元件管脚名称重复
- 封装名包含非法字符: W7 Y4 I* N, B7 T
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Allegro导入网表常见错误有： - 导入的路径选错了
- 找不到元件封装（有dra没psm也会报错）
- 找不到元件封装对应的焊盘
- 元件封装跟原理图管脚号不一样" }2 Z) e/ B$ Z- _) l
也是看弹出的报告找ERROR错误，看后面的提示，看不到借助软件翻译，如果没弹窗说明成功导入了。
/ ~- a6 V6 i! @( n说下我的一个翻车经历。 15年一个冬天，快过年了，手里头还有个项目赶着交。 客户是个北方老哥，戴着大金链子，小平头，一点都不像搞技术的。 因为结构的原因，他来我们厂当面沟通器件布局，沟通过程很愉快。尽管我的普通话非常不宝准，掺杂了一股浓烈的广东农村的泥土气息。 到了饭点，我想着不能亏待北方老哥，就不去我常光顾的沙县大酒店了。一起吃了顿美丽的山城重庆烤鱼，各灌了一瓶勇闯天涯。 他抢着买了单。 饭后，我回到了厂里继续做着设计，他骑着本田飞度离开了深圳，回长春过年。 单身就是好，加满一箱油买包槟榔，啥都不带，就能回家。 这时发现有一个原理图问题，3.3V接错了，应该接1.8V的，我及时打通了微信电话，跟他说了。 他说他没带电脑，一个人开车累，路上要花个三天时间，没带电脑，让我帮他改下原理图。 并说了一句让我记住了一辈子的话： 你们是专业的
我想着不就删除，复制粘贴1.8V吗，也想着那顿美滋滋的烤鱼，就答应了。 年后，板子打样回来，出问题了了，北方老哥简直想顺着网线爬过来掐我脖子。 我找了下原因，复制1.8V位置是正确的，其他页的1.8V变成了1.8V54646546。 如果我先改了，最后北方老哥那边自己改后发我更新网表，就不会出么蛾子了。
我想跟有幸看到的PCB从业者说： 画板你们是专业的，改原理图从来不是
另外，为了甩锅，为了瓦罗兰大陆，PCB从业者应该怎么做？ 1.不动原理图 2.及时更新PCB 3.如果动了，一定要让硬件自己改好了，把原理图发过来，只能以Ta的为准
! L( i# Y, {2 M盲目自信，卖力不讨好，是好付出沉重代价的。 : W: n1 R$ [7 S
欢迎提宝贵意见，不耽误事的。
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发表于 2020-7-30 17:05
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