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zhangtao2 发表于 2010-9-10 09:16 ![]()
2 a) n" k: a! A: Z& m4 x例如：我一般方法是在logic里面将U300，复制，粘贴后改为U307，按照PCB中拉出线的顺序修改U307各pin脚位置， ...
; L/ d; d4 S1 h各位大侠，前几天遇到这个问题让人郁闷，画图时BGA上的所有出线都已经全部拉出到板子边缘的插排附近，( d0 `8 H9 t+ W8 {6 [
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jimmy:最后你是以过孔的方式暂停吗?. G- \ u% F! m( W6 E r' g* c
" z. U0 u9 J+ G1 |) M! v为了让线顺一点，按照拉出的线的顺序在logic中换了原理图上器件的pin脚位置，结果再一同步，PCB中拉出的线全部变成了飞线，
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jimmy:这是正常的.你从A器件拉出来,又更改了A器件的pin位置.其他软件都一样." V8 {) a& h: w# |7 t5 F
如果是从A器件拉出了,接到B器件不顺,你更改了B器件的pin脚位置,A的线是在的.. p$ ^( `# P( [, T$ L/ L: }* @
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研发过程修改很正常的事情，要是这种修改都要让人大动干戈，那还不郁闷死，哪有一次就把原理图，布局这些都弄好不变懂的，一时感觉这软件太烂了吧，4 t' @& A0 W& Y) q/ U
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jimmy:软件是死的,人是活的.% F+ D/ |. \& b& A
3 m$ `# h# r& n6 F还有同一net的连线就不能一条线拉过去吗，非要连一个再连一个，真是一点也不智能。
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5 y8 Q% }9 A% i1 hjimmy:软件是死的人是活的. router行不通的,就用layout进行.两者结合着用才能发挥pads的优势 : { s, d7 U$ p# j% [1 H& ]
a' Z( @# M: i6 h希望赶紧改进。不知其它人有没有这样经历？. Q+ R S! \6 V& `( x; K' e: |
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jimmy:有mentor ee在,pads就注定只能当配角.
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发表于 2010-9-10 13:15
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