Xilinx DDR4 Clamshell拓扑疑问

JLP7878 · 发表于 2020-7-9 11:12

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各位大神：（1）Xilinx推荐的DDR4 Clamshell拓扑，时钟信号和地址信号的L2长度统一比L3长度多200mil，这是什么原理？（2）针对8片颗粒，顶底层各4片，这种是采用Fly-By拓扑好还是Clamshell拓扑好？

updown · 发表于 2020-7-9 13:20

Clamshell拓扑好一些吧！！！

dzkcool · 发表于 2020-7-9 14:14

应该是为了补偿过孔Stub的影响，学了本周六的直播课后可以自己搭个链路仿一下看。

JLP7878 · 发表于 2020-7-9 16:32

dzkcool 发表于 2020-7-9 14:147 k7 p" D! ]' I" G6 m: }8 y
应该是为了补偿过孔Stub的影响，学了本周六的直播课后可以自己搭个链路仿一下看。

之前利用HyperLynx搭建链路验证了下：（1）L2=L3+0.2情况下眼高比L2=L3情况下较低，眼宽基本相当，如下图；（2）后仿验证Clamshell拓扑比Fly-By拓扑稍微好点；

wdxxfu · 发表于 2020-7-17 15:55

来学习

石家伟 · 发表于 2022-3-4 11:46

那走线按L2加长200Mil是有什么优势呢？DDR内存条原版都是这样设计的

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[Cadence Sigrity] Xilinx DDR4 Clamshell拓扑疑问