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SDRAM布线问题

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    1#
    发表于 2010-8-20 22:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    FPGA直接控制SDRAM,SDRAM的时钟由FPGA提供,怎样通过仿真确定SDRAM时钟线的布线长度范围?

    该用户从未签到

    2#
    发表于 2010-8-20 22:33 | 只看该作者
    通过仿真软件,和实际PCB的走线情况,做时序仿真。走线长度满足时序要求就可以了!

    该用户从未签到

    3#
    发表于 2010-8-21 19:45 | 只看该作者
    楼上正解。根据FPGA的memory设计经验,等长建议如下:! m. M/ p; a: V+ T
    * i8 T2 D# C/ x  D" b
    1.DQ match DQS in one group within 50mil;
    ! J3 Y: E: \* Q' j& U) b2.DQS match associated clock within 100mil;
    ! c* N1 a' L. k/ o$ y) S3.Address/Command match associated clock within 150mil.

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    4#
     楼主| 发表于 2010-8-21 22:16 | 只看该作者
    thanks   回头试试

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    5#
    发表于 2010-8-23 13:34 | 只看该作者
    楼上正解。根据FPGA的memory设计经验,等长建议如下:1 t1 p7 C; V0 g# w% q) {/ m5 f

    9 L. b3 r- u& f0 i1.DQ match DQS in one group within 50mil;% G0 q% \, i$ C" m
    2.D ...
    : b. F1 B' N1 H; u- z/ Mwakinoda 发表于 2010-8-21 19:45

    : M: `* t1 V" l' R8 W- t# t0 J% c" z& _7 T

    4 A5 R- s6 x: B7 x# X0 }    对SDRAM来说,这个太严格了。很多时候没必要这么死磕。

    该用户从未签到

    6#
    发表于 2010-8-24 22:36 | 只看该作者
    SDRAM有DQS吗?
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