SDRAM布线问题

y_d21

用FPGA直接控制SDRAM，SDRAM的时钟由FPGA提供，怎样通过仿真确定SDRAM时钟线的布线长度范围？

shark4685

通过仿真软件，和实际PCB的走线情况，做时序仿真。走线长度满足时序要求就可以了！

wakinoda

楼上正解。根据FPGA的memory设计经验，等长建议如下：

1.DQ match DQS in one group within 50mil;
! J3 Y: E: \* Q' j& U) b2.DQS match associated clock within 100mil;
! c* N1 a' L. k/ o$ y) S3.Address/Command match associated clock within 150mil.

y_d21

thanks   回头试试

joshuafu

楼上正解。根据FPGA的memory设计经验，等长建议如下：

9 L. b3 r- u& f0 i1.DQ match DQS in one group within 50mil;
2.D ...
: b. F1 B' N1 H; u- z/ Mwakinoda 发表于 2010-8-21 19:45

: M: `* t1 V" l

4 A5 R- s6 x: B7 x# X0 }    对SDRAM来说，这个太严格了。很多时候没必要这么死磕。

CAD_SI

SDRAM有DQS吗？