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时钟线 走表层 还是走内层?

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1#
发表于 2010-7-26 20:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
RT~  我碰到的情况 一般都是走表层  但有的情况下 特别说明要走内层。。 这是什么原因? 和什么因素有关? 求解~

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2#
发表于 2010-7-27 09:07 | 只看该作者
对于时钟频率比较高的时钟,建议走内层。表层会带来EMI的问题。

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3#
 楼主| 发表于 2010-7-27 11:42 | 只看该作者
回复 2# doya , P, Y* }" W# u

8 ?2 N+ j3 V3 h+ p  E/ M9 k+ i; p4 t+ s4 P" n( Q
    高的频率 是指多少?

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4#
发表于 2010-7-27 11:50 | 只看该作者
25MHz以上都算高的

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5#
发表于 2010-7-27 12:19 | 只看该作者
单线建议都走内层。差分线看情况而定

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6#
 楼主| 发表于 2010-7-27 14:45 | 只看该作者
回复 5# joshuafu + ]; p, i+ o2 {& K, M$ B1 u* q5 U' J
' V6 F# b- a2 J' i  F( Y
+ w5 r& D, D' q* U
比如什么情况呢?

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7#
发表于 2010-7-28 12:15 | 只看该作者
差分不走板边,信号摆幅较高的不走表层

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8#
发表于 2010-7-28 17:23 | 只看该作者
走表层对SI会好一点,内层对EMI会好一点啦    其实很多时候  EMI和SI的相应对策 是互相冲突的

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9#
 楼主| 发表于 2010-7-29 09:20 | 只看该作者
回复 7# joshuafu
6 R6 G; u  d' b6 p8 `: I3 }; E- {1 ]) X7 X5 p

, N' ]0 l" g8 V1 j+ K    信号摆幅高,是指频率高吗??

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10#
 楼主| 发表于 2010-7-29 09:52 | 只看该作者
回复 8# fancywoods
/ E$ ?' H3 \9 n  }5 u5 {; l
" A& ]3 |: [$ Q, L
$ \& E, F  _2 M* ~# d    表层走 SI 怎么会好呢? 只有一层参考地啊

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11#
发表于 2010-7-29 09:53 | 只看该作者
回复 9# mikle517
; m( a5 w0 Z, U6 k7 ~
5 Q$ n- [7 t/ c0 C- ]) g9 U% h" f3 D) f) X, L
    摆幅就是电压的幅值

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12#
 楼主| 发表于 2010-7-29 11:58 | 只看该作者
回复 11# cwfang 6 p9 u8 B9 @* V9 q6 w- {; w
7 c- N" n) R  R9 u  T9 K  k( ]
' n1 P# h( ]3 j$ M- r, r: ~3 K
    那电压幅值多大 才算是摆幅大呢? 一般是多少?

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13#
发表于 2010-7-29 14:06 | 只看该作者
我只知道lvds摆幅为350mv,算低摆幅的。其他的还不知道,要请教joshuafu

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参与人数 1贡献 +2 收起 理由
mikle517 + 2 duoxie

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14#
发表于 2010-7-29 15:01 | 只看该作者
其实简单用信号摆幅来判断可能不太科学,更准确的应该是上升时间等,因为辐射只有在信号转换过程中才会发生。但如果你无法查到所用时钟信号的tr\tf时,就只能用所用信号的类型大致判断了,比如有的PECL信号,可能在1V以上,就需要考虑一下是否可走表层,是否远离周围的其他信号线。我的理解是,单线时钟尽量不在表层,差分时钟一般是可以的,但不是最优设计。而且所有时钟要尽量远离板边,特别是表层时钟。

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mikle517 + 2 多谢!

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15#
发表于 2010-7-29 17:27 | 只看该作者
回复 14# joshuafu - {% |5 T. p% n5 i5 c

; A  m- V3 U4 E. Z0 U8 p; a: j8 A$ X7 G% a$ i# b
    单端时钟如果走线短的话,走表层应该没什么问题吧!差分时钟对抗干扰和控制emi还是比较好的,走表层应该问题不大,第二层必须是平面层
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