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DDR3地址线规则

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卢磊

该用户从未签到
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1#
发表于 2020-6-8 14:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 卢磊 于 2020-6-8 14:24 编辑
$ y# v& r6 M/ |0 B/ O- E! I7 e  w: g/ G, A  b
$ f( U, y$ `) J
今天打开一个前辈获奖作品，想问FLAY-BY结构，DDR3地址线ESC要分DM2_DDR0_AO,DM2_DDR0_A2,DM2_DDR0_CLK0-,DM2_DDR0_RSTN要分4组，如果是我就分1组了。DDR3地址线统一DM2_DDR0_AO，里面有啥奥秘吗？
0 r# X( S) H# ^3 o- l
8 s9 w) s  i/ Z" x! M( I: S

ddr3-allegro-lgx_OK.rar

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artic

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2#
发表于 2020-6-8 16:27 | 只看该作者
我觉得是个人习惯问题。我两种规则都搞过，但是allegro里面感觉分4组的话比较清楚。

点评

卢磊
[attachimg]272953[/attachimg] 加入我把DM2_DDR0_A0规则换成DM2_DDR0_A2，等长报错  详情 回复 发表于 2020-6-8 17:32

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卢磊

该用户从未签到
3#
 楼主| 发表于 2020-6-8 17:32 | 只看该作者
artic 发表于 2020-6-8 16:27( g9 u% y8 ^* w. O2 b" h* T+ a
我觉得是个人习惯问题。我两种规则都搞过，但是allegro里面感觉分4组的话比较清楚。

, q* G+ U" v7 T3 a ; O8 i5 S- |) a1 m6 e5 N
加入我把DM2_DDR0_A0规则换成DM2_DDR0_A2，等长报错
' i7 v# z' Q5 W% R  }9 i! c
0 F7 m( p2 b& T* h

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muzhengdong
  • TA的每日心情
    奋斗
    2023-3-6 15:55

    • 签到天数: 39 天

    [LV.5]常住居民I
    4#
    发表于 2020-6-8 23:17 | 只看该作者
    严谨的说法就是细分

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    卢磊

    该用户从未签到
    5#
     楼主| 发表于 2020-6-9 08:00 | 只看该作者
    那位大佬能开膛DDR公益讲堂

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