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Cadence布局布线常见问题详解

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发表于 2010-5-20 10:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 asd852020 于 2010-5-20 10:38 编辑 ) P& ~, j( ?$ x/ M/ h; V

, `7 a" H) a$ ^) p4 q& b

cadence布局布线常见问题详解


  U$ u/ l) z5 I# Y" }$ {1  |; d0 t! |: N$ y) M: m2 z! u" C
怎样建立自己的元件库?
5 \. J4 k4 f! d: H0 L0 f! }* |* r8 L4 D( s/ P* ?  g
建立了一个新的project后,画原理图的第一步就是先建立自己所需要的库,所采用的工具就是part developer. 首先在建立一个存放元件库的目录(如mylib),然后用写字板打开cds.lib,定义: Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。在concept_HDLcomponent>add,点击search stack,可以加入该库。
. j7 O' U) \5 `0 V8 }; D3 I
1 i% ?' b& b0 Y2

: ]& L$ Q, i3 f  s保存时Save viewSave all view 以及选择Change directory 和不选择的区别?
- e6 f( `) ^: ^5 Z! _建立好一个元件库时,首先要先保存,保存尽量选择 save view。在concept-HDL中,我们用鼠标左键直接点击器件后,便可以对器件的外形尺寸进行修改,这时如果你再进入part developer做一些修改后,如果选择save all view会回到原来的外形尺寸,而选save view, H! _$ S) S; C+ M" d1 [# P+ K, e
会保留改动后的外形。   
; w2 t8 ?+ k1 ]7 w2 m
8 o1 F. J! l7 |5 E: n6 K% Y3
, ^; H  B2 b& ^" S+ H& z( b9 b0 H
如何建part库,怎么改变symbolpin脚的位置?* B& S, o6 J9 c" q" e9 c

  ^" }! c* R) W  v* i. ?2 Oproject managertools/part developer可建立,选择库并定义part name,在symboladd symbolpackageadd package/addpin,依次输入pin/ D. |% A; w( G, r' E0 v& Y1 \3 a
package
中:
- G% T* {9 B9 x* n( ?4 qa
Name : pin’s logical name不能重复5 l' {2 E6 ~8 a8 q/ I
b
pin : pin的标号,原理图中backannotate后相应的标号
2 b1 ^& P( n* O9 h0 K2 ]: ^& ?c
pin type: pin脚的类型(inputoutput等,暂可忽略)
6 g& ~7 v& R/ Y* E# J* ]# k. Rd
activepin的触发类型  high(高电平)low(低电平)4 J4 b+ Q' x1 f+ h
e
nc:填入空脚的标号
9 h0 X* n9 o) b( x$ u; i5 }# Bf
  total:此类型的所有pin脚数! K/ q" ~+ t; G
g

% O- T6 Z# I+ V- T: k, L以下暂略( |' O6 \+ C% h+ B) Y' z5 E  N* r
symbol
中:
' a' N3 {" a! g4 Va
logical name:对应package中的name
6 y" ~3 P: P9 u9 I  ~b
type:对应package中的type
. ?8 O) ~- |7 r2 D2 n  ?3 {c
positionpin脚在器件中位置(left , right , top , bottom6 o) D! j. Y6 x) G& K4 E$ u
d
pintextpin在器件中显示的name(对应package中的pin,但可重复,比如package
9 a4 W* m$ t0 ]4 tgnd1gnd2都可设为gnd
) w1 k4 G  m! r, F# F5 T  X( Ue
active:对应package中的active5 i/ T  l2 t* C8 `  G
   
修改:用part developer打开要修改的器件,*选择edit/restrict changes(若不选择,则器件被保护,修改后存盘无效),一般修改:/ r! [# f) |( k" y/ N
a
package中相应pin的标号和name
  z: M8 L+ s8 y& Z' Vb
pinactive类型
' P( ~5 l0 S5 [/ T9 vc
symbol中各pin脚的顺序(pin脚的顺序在第一次存盘后再次打开会被改变,对于较多: }  [1 \/ |; |% I( C2 W
pin
脚的器件,如232pins,修改较繁琐,故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的顺序而定,故symbolpin脚的顺序一定要正确,若有错需修改,选中pinctrl键配合上下键标可移动pin脚位置。
9 E3 i+ r1 ?2 e+ b- r, t; S3 |. b6 O: _
4
" z, u2 Q2 \4 H0 l- u' @
画电原理图时为什么Save及打包会出错?3 ]$ t# F3 |/ c" ~9 L" _" `

" }3 }* s$ W: Q  j, L, E# V当保存时出错,主要原因可能是:所画的信号线可能与元件的pin脚重合,或信号线自身重合;信号线重复命名;信号线可能没有命名;在高版本中(
0 i/ V1 w( m0 J/ g2 g1 E版本14.0以上)中,自己所创建的库不能与系统本身带有的库名字相同;建库时,封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所做的封装类型与元件不匹配(如pin脚的个数,封装的类型名等。
7 y4 M+ F) n( ~/ T! ]) ~
) S: Q5 a; {8 R% p4 C7 p- T% T5

' Q" I5 ?1 |( B3 ~2 ~在电原理图中怎样修改器件属性及封装类型?
* _: m: }5 K# M' s5 t' c- m- P. \  \8 G+ a9 x2 P1 _
在菜单Text下拉菜单中选择Attribute特性,然后点击器件,则弹出一Attribute 窗口,点击Add按钮,则可以加入name ,value,JEDEC_TYPE (封装类型) 等属性。2 J& H# \9 x; k# p- e& \

0 O  I+ Y  |3 C9 e2 r0 n6

2 j- ]" A) H1 P$ v; _! x如何在Pad Design中定义Pad/via?及如何调用*.pad
/ f4 O  {! C# _0 i- X! w  \5 Bpad design中,建立pad 时,typesingle类型,应该定义下面几层的尺寸:begin layer(有时是end layer, soldermask pastemask 。建立Via时,type一般选through,定义drill hole 的尺寸
- `( T. j* [( j) _& \和所有的layer层(注意定义thermal reliefanti pad)以及soldermask。一般PastemaskRegular一样大,soldmasklayer的尺寸大几个Mil,而thermal reliefanti padregular pad的尺寸大10Mil以上。
( Y( K. |$ M8 |; |2 P$ t
. L- y" q# W6 S- |% y8 |: \8 F7
& f; O/ D' \$ j. P  Z
做封装库要注意些什么?! g7 f$ h, S6 r; `( C. Z+ d
做封装既可以在allegroFile>New>package symbol,也可以使用Wizard(自动向
$ U/ O2 x3 ]- V  d- ]9 W/ m4 k导)功能。在这个过程中,最关键的是确定padpad的距离(包括相邻和对应的pad之间),以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在Pad上。如果只知道Pin的尺寸,在设计pad的尺寸时应该比Pin稍大,一般width1.2~1.5倍,length0.45mm左右。除了pad的尺寸需特别重视外,还要添加一些层,比如SilkScreen_topBottom,因为在以后做光绘文件时需要(金手指可以不要),Ref Des也最好标注在Silkscreen层上,同时注意丝印层不要画在Pad上。还应标志1pin脚的位置,有一些特殊的封装,比如金手指,还可以加上一层Via keep out,或者route keep out等等,这些都可以根据自己的要求来添加。操作上要注意的是建好封装后,一定不要忘了点击Create symbol,不然没有生成*.psm文件,在Allegro就无法调用。
6 K! a' \/ [! {, _' n* w4 ?1 V$ v+ g; x- G/ ?) K% q8 T3 [
8
.为什么无法Import网表?, ~$ R- s  _4 z

2 ~0 ?) ?% a- w) j  K( E$ PAllegroFile选项中选Import―――>logic,在import logic typeHDLconcept,注意在Import from栏确认是工作路径下的packaged目录,系统有可能自动默认为是physical目录。
; O0 I4 P1 d) w6 Z0 k$ |( s, s' B, L/ V
9
.怎么在Allegro中定义自己的快捷键?
% z9 |' w3 \, ~* [# w+ @0 fallegro下面的空白框内,紧接着command>提示符,打入alias F4(快捷键) room out(命令)。或者在Cadence 安装目录/share/pcb/text里有个env文件,用写字板打开,找到Alias定义的部分,进行手动修改既可。) T, E0 B' U- h, g$ A; h
- e8 T; P( G# d$ y$ |. k3 _
10
.怎么进行叠层定义?在布线完成之后如何改变叠层设置?/ H( `6 x; y. T! C. U+ z2 k7 Y
Cross-section。如果想添加层,在Edit栏选Insert,删除为del,材料型号,绝缘层一般为FR-4Etch层为Copper,层的类型,布线层选Conductor,铺铜层为Plane,绝缘层为DielectricEtchàAllegro中,选Setup- Subclass Name分别为TopGndS1S2VccBottom
  X. f) O) g# ]) \" OFilm Type
一般选择Positiveplane层选择Negative。如果布线完成之后,发现叠层设置需要改动。比如原来设置的为34层是plane层,现在需要改为25层,不能简单的通过重命名来改变,可先在25层处添加两层plane层,然后将原来的plane层删除。( \& i) s5 f1 |1 k# }0 X

! \2 d  g! T+ Q$ L/ y11
.为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来?
' C5 I7 u5 Y( g3 f- qdrawà首先确定Psmpathpadpath的路径有没有设置,如果没有设置可以在Partdevelop里设置,或者在env文件中手动添加。也有可能器件在列表中存在,但是无法调出,可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录×××/physical里。另外还有一种可能就是页面太小,不够摆放器件,可以在setup- size中调整。1 K( c/ e* Q$ I. z" a+ C
/ F1 i) H$ }( R( w! }- b
12
.为什么器件位置摆放不准确,偏移太大?
- I/ ^; A* J( }" P8 ~7 r) R' z" ?3 M" L0 a( \2 U
主要是因为Grids设置的问题,可在setupgrids中将每一层的EtchNonetchgridsXYspacing间隔调小。对于一些对位置要求比较严格的器件,比如插槽,金手指等用于接口的元器件,则应该严格按照设计者给定的位置尺寸,在命令行里用坐标指令进行定位。如:x 1200 3000 . T' d: P9 ?- N! [
) X' ~8 L! p( r/ S7 l
13
.怎样做一个Mechanical symbol,以及如何调用?3 \1 S, o& `8 z
new,在drawing type中选择MechanicalàAllegroFile- symbol。主要是为了生成PCB板的外框模型,在这里面虽然也可以添加pad,但是没有管脚对应关系。Mechanical symbol 完成以后,生成*.dra文件。在Allgro中调用时,选择by symbol―>mechanical。注意右下角的library前面的勾打上。; j$ j* B# x6 Y- }

# }0 E" k( N  Y/ h# M14
.在布局后如何得到一个整理后的所有元件的库?+ f% d, Y( j  e/ I
如果嫌physical目录下各类文件过分繁冗,想删除一些无用的文件,或者只有一个*.brd文件,想获取所有的元件及pad封装库的信息,可以采用这种办法:将*.brd另存在一个新的目录下,在File>export>libraries,点中所有选项,然后export,即可在你的新目录下生成所有的*.pad,*.psm,*.dra文件。
, N0 C7 e% i4 |+ W6 d
  I! U; d1 s3 S4 a9 P; y15
.如何定义线与线之间距离的Rule8 K# `; h) a' b9 I* `) r' ]; l
& M& D, ^8 n' s. v9 @
我们以定义CLK线与其它信号线之间的距离为例:' p6 }0 O. e% n1 u: ~$ _
Allegro中:setup>constraints,在spacing rule set中点set values。首先add一个constraint set name,比如我们取名为CLOCK_NET,然后就在下面定义具体需要遵守的规则。' Z* a0 ~4 u! u
比如line to line 我们定义为10 mil。接着在allegro主窗口的edit菜单下选择properties,会跳出你的Control工具栏,在find by name 中选择net,在右下角点击more。在新弹出的窗口的列表中选择你所想规定的CLK线,如CK0CK1CK2等等,确定右边的selected objects中以选中所有的线,点Apply。又会出现一个新窗口,在左边的available properties中选择NET_SPACING_TYPE,在左边给它赋值(名字随意),比如CLK。回到setup>constraints$ r: N* t% ?0 ]6 M! D4 @- e
在刚才set values的下面点击Assignment table,即可将所定义的规则赋给所选用的net8 \9 v, r. @! R, m. r
Specctra中,可先选中所要定义间距的信号线(select —>nets>by list),然后在rules中选selected net>clearance,在该窗口可定义一系列的布线规则,比如要定义线与线之间的间距,可在wirewire栏定义,注意,当点Apply或者OK之后,该栏仍然显示-1(意思是无限制),只要看屏幕下方的空白栏,是否有定义过的信息提示。
9 ?1 O7 b& o1 q
6 J( b2 K% y4 v9 _7 U16
.为什么在Allegro中画线不能走45度角?# M! K* U; Z8 M* T) N
control控制栏的line lock中,可将90改为45,如果想画弧线,可以将line改为Arc
* A0 w; i4 H1 h7 R! {0 P
; K& G6 }& X; c17
.如何在CCT中定义走线最大最小距离?' F; E- Q" n# ]; X2 C" r
同上面定义间距的方法类似,在选中所要定义的线之后,rules>selected net>timing,则可以在minimum lengthmaximum length中定义走线的最长最短长度限制,也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型,在里面定义各段导线的长度限制,然后生成rule文件,可以约束相同类型信号线的走线。6 R' ?6 D: ]* }

( u& c) |. E8 q; K$ ?18
.在CCT中如何进行一些保存读盘操作(颜色设置、规则保存)?' [# A/ y: @$ Y" l$ }, u
Specctra里,可用file>write>session来保存当前布线,用file>write>rules did files来保存规则文件,调用时均使用file>execute do file,然后打需要调用的存盘文件,如Initial.sesrules.rul 。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。
- o2 h% B: }( Y( Y5 t
4 ^( V5 D0 O4 Y$ q4 N19
.在CCT中怎么大致定义自动打孔的位置,怎么打一排过孔及定义其排列形状?9 Q% e8 ~/ t; }7 {. R4 b0 k9 t
CCT中有自动打过孔的功能,在Autoroute>re Route>Fanout 。可以指定过孔的方向,比如想把过孔都打在Pad的内部,则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择一组线进行平行走线,这时就可能同时打一排过孔,右击鼠标选择set via pattern,可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。+ p% N2 {% r  z# o% h, z
* }* }" e; ?+ ~4 ~
20
.为什么提示的最大最小距离不随走线的长度变化而改变?
# k0 n8 f  A" k2 S我们在定义了最长最短走线的规则之后,在布线时会有数字显示,随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示,超过了或长度不够会有红色字体显示,并用+/—提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向,软件自动计算按此方向走线的长度与规定长度的比较,如果变换走线方向,它也会重新计算。- L( m, \! Q4 u( h2 S$ o" h% ]

5 w; s  J, T- ?. `21
.怎么铺设Plane层?铺好后怎么修改?
5 I5 A5 X. z- B3 C; }铺铜这一步骤一定要在Allegro中进行,Add>shapes>Solid Fill,同时注意在Control工具栏中Active ClassEtchSubclass选所要铺设的Plane层,如VCC或者GND。然后即可画外框,注意离outline20 Mil左右的间距。Done之后会进入铺铜的操作界面,选Edit>Change netby name)给Plane层命名。在shape—>parameters确定是否使用了Anti PadThermal relief,接着选Void>Auto,软件会自动检测Thermal relief,完成之后会有log汇报,如果没有任何错误既可铺设shapeshape>Fill 。如果铺好之后又有过孔的改动,需要重新铺铜,则应选Edit>shape,点在shape上,然后右击鼠标选done,这样就会自动将连接在shape上的Thermal relief删除,不能硬删铺铜的shape层,否则那些Thermal relief将遗留在Plane层上。! ?$ J3 E) H9 b% J" ~4 f# \! ~! e/ |

  O  g) k& c% z7 q' L) @. U0 ~+ n22
.怎么定义thermal-relief 中过孔与shape连线的线宽?
9 G1 D( P; m0 xAllegroSetup>constraints里的set standard values中可定义每一层走线的宽度,比如,可以定义VCCGND的线宽为10 Mil。在铺铜时注意shape>parameters里一些线宽的定义是否设置成DRC Value: ^" [2 ]6 J0 k
% x8 Q& ?' ~4 m$ C  p8 _+ c
23
.如何优化布线而且不改变布线的总体形状?
# O( k5 o' R. i3 C# B/ j9 y. J7 J; E布线完成之后,需要对其进行优化,一般采用系统自动优化,主要是将直角变为45度,以及线条的光滑性。Route>gloss>parameters,在出现的列表中,选Line smoothing,进行Gloss即可,但有时布线中为了保证走线距离相等,故意走成一些弯曲的线,优化时,点击Line Smoothing左边的方块,只选择convert 90’s to 45’s ,把其他的勾都去掉,这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。
' R; t% u1 O6 r' q1 P. G- E7 |, Z' L1 c! ]3 W% ~
24
.如何添加泪滴形焊盘以及加了之后如何删除?* x( R6 X  v: [- C
在优化的parameters选项中只选择倒数第二个,Pad And T Connection Fillet ,并去掉其中的Pin选项,进行优化即可。想要删除的话,则只选Line smoothing中的dangling Lines进行优化。注意:如无特殊要求,现在我们不再进行此项优化。9 |$ o1 h5 N- }  ?

( r. A0 i5 D+ R: g3 X5 t8 E25
.布线完成之后如果需要改动封装库该如何处理?
  P. B6 |- F  A) `  M9 V在器件摆放结束后,如果封装库有改动,可以Place>update symbols,如果是pad有变化,注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动,因为如果update,连接在Pin上的连线会随Symbol一起移动,从而导致许多连线的丢失,具体解决办法有待于研究。8 r8 v$ A1 ~$ \
5 d' O1 B; ^4 O7 {7 W$ {: v
26
.为什么*.brd 无法存盘?' r0 j. B5 q3 i# f, F8 d( R
遇到这种情况注意看屏幕下方的空白栏的提示,有可能是硬盘空间不够,还有一种可能是因为数据库出错,软件会自动存盘为*.SAV文件,这时可以重新进入Cadence(可能需要重起动),打开*.SAV,再另存为*.brd 。或在Dos下运行DBFix  .SAV,会自动将其转换为
$ P; L+ ^: z) v  M! U*.brd
文件,然后即可调用。
6 _) Z. g; L; U4 M6 ^7 b! E
# g2 P+ W* ^6 ^- d+ f27
Allegro有哪些在Dos下的数据库修正命令?
0 ]( F1 o! x7 S5 u- R+ n& K有时Allegro会出现一些非法超作,导致一些数据出错,我们可以在Dos方式下,在工作目录下(即physical目录下),运行一些修正命令,如Dbcheck *.brd , Dbfix *.brd 。不过实际中这些命令好像效果不大。
) M7 m' y: X8 `# I
( ?& Q3 I+ p, b3 j4 |7 u8 F" K6 A! _28
.如何生成*.DML模型库?
- L( m2 ?. _) @6 x& T5 Q# `/ F, i; R% ?; s
dos模式,工作目录下,敲入brd2dml *.brd 命令,这样在该目录下会生成对应brd文件的模型库dml文件。3 }1 o9 l& m% h. [6 k& B

: E- D  X7 B6 U- I. i29
.如何在Specctra Quest里使用IBIS模型进行仿真?
, @& e. g3 U( p1 g! j2 ?" R首先将IBIS模型转化为*.dml文件。在Specctra Quest SI expertAnalyze>Si/EMI SI>library,在出现的新窗口的右下角,点击translate>ibis2signoise,然后在browse里选择*.ibs文件,将其转化为*.dml文件。然后在Analyze>SI/EMI SI>model Assign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。
- t% _9 |+ l9 I; `! S" p4 r2 q  L. J- L  U% n
30
.生成Gerber file要哪些文件?如何产生?# k. U1 o1 \! R, B- u2 |
PCB 布线完成以后,所做的最后一项工作就是产生生产厂家所需要的光绘文件,具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项,# B7 _* a, D5 m- @5 D1 d
则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, drill hole。我们以制作Silkscreentop层为例。2 p& _( Y/ B' ~1 ^
1

$ d7 {. `' g3 XAllegro窗口中,点击color 图标,在产生的窗口中,global visibility 选择5 E9 c$ G6 ]- a2 Z6 `5 Z5 m
all invisibility
- Z& S8 |2 g  \+ Q. l  J% \6 k" d. A
关掉所有的显示。" K  Z) o: _  t1 j. @7 E: w) R, s
2
. w9 z/ w& N4 x# F% U
group 选择Geometry. 然后选中所有的subclass(Board_Geometry , package
& t* N0 t, ?* X/ r+ t# H0 l7 a; fGeometry)
下的silkscreen_top
9 W+ }( _% _# }' w3

. a: f* I' C8 p/ I' ]4 Q! @同样在Group/ manufacture 中选择Autosilk_top
( ~( B- \( Q9 eGroup/components subclass  REF DES 中选择 silkscreen3 z. `, w9 P" E0 `7 b  y$ j. ?
4

9 n0 E" v/ v; ]- f选择OK按钮2 l1 E1 T; \4 C4 w6 D
,则在Allegro窗口中出现 silkscreen_top
4 ~3 U* `. E# y1 z7 ~
! G* {+ Z2 G  R5 N1 m5
, H  O3 S/ p+ v$ G6 ]
artwork control form 窗口,右键点击Bottom ,在下拉菜单中选择add ,   则在出现的窗口中输入:silkscreen_top, 点击O.K
2 `+ G- p) M' s, L' Z( _则在avilibity films 中出现了新加的silkscreen_top+ G" j& H# O. K+ x
注意:在FILM opition选中Use Aperure Rotation, Underined line width 中填写5(或10
, v; b6 D8 d0 P! W- T  Z,来定义还没有线宽尺寸的线的宽度。3 h4 E0 n* Z1 M5 Q+ f! s
按照上面的步骤,产生silkscreen_bottom层。soldermask_top soldermask_bottom 层分别在
/ k  G1 k: }6 n  Gemoetry 组和  Stackup 组(选择PIN VIA子集);Pastemask_top Pastemask_bottom 分别在Stackup组(选择PIN VIA子集);DrillDraw 包括Group/Board Geometry中的outlineDimension Manufacturing 中的 Ncdrill_Legend。这样,按照上面的步骤,分别添加上述各层。然后在  Artwork control form 窗口中! N2 E2 q4 E0 s% g3 `
,点击Select All   选中所有层
9 O/ A& C$ s' Z5 f
% g8 m- f8 D/ J3 P1 }) m' L( a再点击 Apertures….按钮,' ^2 b* z3 K% B* s/ n
出现一新的窗口EditAperture Wheels, 点击EDIT8 a! D. \0 C4 V* z5 [( P
在新出现的窗口中点击AUTO>按钮,选择with rotation
5 l  U* l. P7 f3 J2 P; m( g. J则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13art文件。- I: e" m  m2 t' z; G
回到 Allegro 窗口,* R* \2 q6 r6 c* u) g
Manufacture  菜单下点击NC 选项中的Drill tape 菜单
( o. m" n% y' w,产生一个*.tap 文件。到此,就产生了所有的14个光绘文件。
$ D4 f, L5 J$ _4 R1 I4 W4 N/ d  V2 o& J+ t( w
31
.如何调看光绘文件?及如何制作NegtivePlane层光绘文件?6 `8 P& u( }  z0 d
新建一个空白layout文件,File>import>Artwork,然后就可以在browse中选择*.art文件,Manual中选gerber 6×00。注意不要点OK,点击Load File。在调用Soldermask 时要在display pad targets前打勾。; ~# g* U6 z; H2 _/ E
调用silkscreen层时,可能会发现没有器件名标志。这是因为在上面制作光绘文件时,Underined line width没有定义宽度,而在以前制作封装库时,silk_screen层时标注的Ref也没有定义宽度,则在调用时会不显示。另外如果想制作Negtive的光绘文件。在制作光绘文件时,GndVcc层的Plot mode选为Negative就行。

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